[ThreadPool] Rollback recent changes until I figure out the breakage.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288018 91177308-0d34-0410-b5e6-96231b3b80d8

[ThreadPool] Remove outdated comment after r288016.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288017 91177308-0d34-0410-b5e6-96231b3b80d8

[ThreadPool] Simplify the interface. NFCI.

The callers don't use the return value. Found by Michael
Spencer.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288016 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "Improve error handling in YAML parsing"

This reverts commit r288014, the unittest isn't passing

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288015 91177308-0d34-0410-b5e6-96231b3b80d8

Improve error handling in YAML parsing

Some scanner errors were not checked and reported by the parser.

Fix PR30934

Patch by: Serge Guelton <serge.guelton@telecom-bretagne.eu>

Differential Revision: https://reviews.llvm.org/D26419

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288014 91177308-0d34-0410-b5e6-96231b3b80d8

[PM] Add an ASCII-art diagram for the call graph in the CGSCC unit test.

No functionality changed.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288013 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][FMA4] Remove isCommutable from FMA4 scalar intrinsics. They aren't commutable as operand 0 should pass its upper bits through to the output.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288011 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][FMA] Add missing Predicates qualifier around scalar FMA intrinsic patterns.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288010 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][FMA4] Add load folding support for FMA4 scalar intrinsic instructions.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288009 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][FMA4] Add test cases to demonstrate missed folding opportunities for FMA4 scalar intrinsics.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288008 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Add SHL by 1 to the load folding tables.

I don't think isel selects these today, favoring adding the register to itself instead. But the load folding tables shouldn't be so concerned with what isel will use and just represent the relationships.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288007 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Add support for combining target shuffles to 128/256-bit PSLL/PSRL bit shifts

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288006 91177308-0d34-0410-b5e6-96231b3b80d8

[InstSimplify] allow integer vector types to use computeKnownBits

Note that the non-splat lshr+lshr test folded, but that does not
work in general. Something is missing or wrong in computeKnownBits
as the non-splat shl+shl test still shows.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288005 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add integer and fp unpck instructions to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288004 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Split lowerVectorShuffleAsShift ready for combines. NFCI.

Moved most of matching code into matchVectorShuffleAsShift to share with target shuffle combines (in a future commit).

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288003 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Add TB_NO_REVERSE to entries in the load folding table where the instruction's load size is smaller than the register size.

If we were to unfold these, the load size would be increased to the register size. This is not safe to do since the enlarged load can do things like cross a page boundary into a page that doesn't exist.

I probably missed some instructions, but this should be a large portion of them.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288001 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Added tests showing missed combines for shuffle to shifts.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@288000 91177308-0d34-0410-b5e6-96231b3b80d8

add tests to show missing analysis; NFC

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287998 91177308-0d34-0410-b5e6-96231b3b80d8

fix formatting; NFC

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287997 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add masked EVEX vpmovzx/sx instructions to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287995 91177308-0d34-0410-b5e6-96231b3b80d8

[SLP] Add new and update existing lit testfor providing more context to incoming patch for vectorization of jumbled load

Change-Id: Ifb9091bb0f84c1937c2c8bd2fc345734f250d2f9

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287992 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Remove alignment restrictions from load folding table for some instructions that don't have a restriction.

Most of these are the SSE4.1 PMOVZX/PMOVSX instructions which all read less than 128-bits. The only other was PMOVUPD which by definition is an unaligned load.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287991 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Remove hasOneUse check that is redundant with the one in IsProfitableToFold.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287987 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Fix the zero extending load detection in X86DAGToDAGISel::selectScalarSSELoad to pass the load node to IsProfitableToFold and IsLegalToFold.

Previously we were passing the SCALAR_TO_VECTOR node.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287986 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Simplify control flow. NFCI

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287985 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Add a hasOneUse check to selectScalarSSELoad to keep the same load from being folded multiple times.

Summary: When selectScalarSSELoad is looking for a scalar_to_vector of a scalar load, it makes sure the load is only used by the scalar_to_vector. But it doesn't make sure the scalar_to_vector is only used once. This can cause the same load to be folded multiple times. This can be bad for performance. This also causes the chain output to be duplicated, but not connected to anything so chain dependencies will not be satisfied.

Reviewers: RKSimon, zvi, delena, spatel

Subscribers: andreadb, llvm-commits

Differential Revision: https://reviews.llvm.org/D26790

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287983 91177308-0d34-0410-b5e6-96231b3b80d8

[InstCombine] add test to show missing vector optimization; NFC

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287982 91177308-0d34-0410-b5e6-96231b3b80d8

[InstCombine] don't drop metadata in FoldOpIntoSelect()

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287980 91177308-0d34-0410-b5e6-96231b3b80d8

add optional param to copy metadata when creating selects; NFC

There are other spots where we can use this; we're currently dropping
metadata in some places, and there are proposed changes where we will
want to propagate metadata.

IRBuilder's CreateSelect() already has a parameter like this, so this
change makes the regular 'Create' API line up with that.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287976 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add unmasked EVEX vpmovzx/sx instructions to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287975 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add masked 128/256-bit integer add/sub instructions to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287974 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add masked 512-bit integer add/sub instructions to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287972 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Teach LowerFormalArguments to use the extended register class when available. Fix the avx512vl stack folding tests to clobber more registers or otherwise they use xmm16 after this change.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287971 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add VLX versions of VDIVPD/PS and VMULPD/PS to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287970 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU/SI: Use float as the operand type for amdgcn.interp intrinsics

Reviewers: arsenm, nhaehnle

Subscribers: kzhuravl, wdng, yaxunl, llvm-commits, tony-tye

Differential Revision: https://reviews.llvm.org/D26724

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287962 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][XOP] Add a reversed reg/reg form for VPROT instructions.

The W bit distinquishes which operand is the memory operand. But if the mod bits are 3 then the memory operand is a register and there are two possible encodings. We already did this correctly for several other XOP instructions.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287961 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Add SSE, AVX, and AVX2 version of MOVDQU to the load/store folding tables for consistency.

Not sure this is truly needed but we had the floating point equivalents, the aligned equivalents, and the EVEX equivalents. So this just makes it complete.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287960 91177308-0d34-0410-b5e6-96231b3b80d8

Un-XFAIL an AVR CodeGen test

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287958 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Put the AVX-512 sections of the load folding tables into mostly alphabetical order. This is consistent with the older sections of the table. NFC

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287956 91177308-0d34-0410-b5e6-96231b3b80d8

Replace some callers of setTailCall with setTailCallKind

We were a little sloppy with adding tailcall markers.  Be more
consistent by using setTailCallKind instead of setTailCall.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287955 91177308-0d34-0410-b5e6-96231b3b80d8

[SimplifyCFG] auto-generate better checks; NFC

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287954 91177308-0d34-0410-b5e6-96231b3b80d8

[SimplifyCFG] auto-generate better checks; NFC

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287953 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU/SI: Add back reverted SGPR spilling code, but disable it

suggested as a better solution by Matt

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287942 91177308-0d34-0410-b5e6-96231b3b80d8

Use SDValue helpers instead of explicitly going via SDValue::getNode(). NFCI

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287941 91177308-0d34-0410-b5e6-96231b3b80d8

Use SDValue helper instead of explicitly going via SDValue::getNode(). NFCI

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287940 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add support for changing VSHUFF64x2 to VSHUFF32x4 when its feeding a vselect with 32-bit element size.

Summary:
Shuffle lowering may have widened the element size of a i32 shuffle to i64 before selecting X86ISD::SHUF128. If this shuffle was used by a vselect this can prevent us from selecting masked operations.

This patch detects this and changes the element size to match the vselect.

I don't handle changing integer to floating point or vice versa as its not clear if its better to push such a bitcast to the inputs of the shuffle or to the user of the vselect. So I'm ignoring that case for now.

Reviewers: delena, zvi, RKSimon

Subscribers: llvm-commits

Differential Revision: https://reviews.llvm.org/D27087

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287939 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add VPERMT2* and VPERMI2* instructions to load folding tables.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287937 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Implement SGPR spilling with scalar stores"

This reverts commit 4404d0d6e354e80dd7f8f0a0e12d8ad809cf007e.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287936 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Fix MMO when splitting spill"

This reverts commit 79d4f8b8b1ce430c3d5dac4fc72a9eebaed24fe1.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287935 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Fix adding extra implicit def of register"

This reverts commit e834ce5976567575621901fb967b8018b9916d71.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287934 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Fix not setting kill flag on temp reg when spilling"

This reverts commit 057bbbe4ae170247ba37f08f2e70ef185267d1bb.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287933 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Make m0 unallocatable"

This reverts commit 124ad83dae04514f943902446520c859adee0e96.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287932 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Remove m0 spilling code"

This reverts commit f18de36554eb22416f8ba58e094e0272523a4301.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287931 91177308-0d34-0410-b5e6-96231b3b80d8

Revert "AMDGPU: Preserve m0 value when spilling"

This reverts commit a5a179ffd94fd4136df461ec76fb30f04afa87ce.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287930 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Added knownbits through bitcast test

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287928 91177308-0d34-0410-b5e6-96231b3b80d8

[Loop Unswitch] Patch to selective unswitch only the reachable branch instructions.

Summary:
The iterative algorithm for Loop Unswitching may render some of the branches unreachable in the unswitched loops.
Given the exponential nature of the algorithm, this is quite an overhead.
This patch fixes this problem by selectively unswitching only those branches within a loop that are reachable from the loop header.

Reviewers: Michael Zolothukin, Anna Thomas, Weiming Zhao.
Subscribers: llvm-commits.

Differential Revision: http://reviews.llvm.org/D26299

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287925 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Added v16i8 shuffle test case from PR31151

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287919 91177308-0d34-0410-b5e6-96231b3b80d8

[mips] Correct jal expansion for local symbols in .local directives.

This patch corrects the behaviour of code such as:

   .local foo
   jal foo
foo:
to use the correct jal expansion when writing ELF files.

Patch by: Daniel Sanders

Reviewers: zoran.jovanovic, seanbruno, vkalintiris

Differential Revision: https://reviews.llvm.org/D24722

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287918 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Invert an 'if' and early out to fix a weird indentation. NFCI

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287909 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Size a SmallVector to the worst case mask size for a 512-bit shuffle. NFCI

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287908 91177308-0d34-0410-b5e6-96231b3b80d8

Add "compiler-rt", "libcxx" and "libcxxabi" to svn:ignore under projects/

Differential Revision: https://reviews.llvm.org/D27069

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287905 91177308-0d34-0410-b5e6-96231b3b80d8

[DAGCombine] Teach DAG combine that if both inputs of a vselect are the same, then the condition doesn't matter and the vselect can be removed.

Selects with scalar condition already handle this correctly.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287904 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Modify two tests that passed undef to both sides of a vselect to instead pass unique values.

I'd like to teach DAG combine to remove vselects where both sides are identical and these tests were in the way of that.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287903 91177308-0d34-0410-b5e6-96231b3b80d8

Test commit access.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287898 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Add tests demonstrating failure to generated masked instructions for VSHUFF32x4 and VSHUFI32x4 due to shuffle lowering widening elements.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287897 91177308-0d34-0410-b5e6-96231b3b80d8

Test Commit, removing a blank line in CREDITS.TXT

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287891 91177308-0d34-0410-b5e6-96231b3b80d8

Fix unused variable warning

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287889 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Don't round trip a unique_ptr through a raw pointer for assignment.

No functional change.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287888 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Improve UINT_TO_FP v2i32 -> v2f64

Vectorize UINT_TO_FP v2i32 -> v2f64 instead of scalarization (albeit still on the SIMD unit).

The codegen matches that generated by legalization (and is in fact used by AVX for UINT_TO_FP v4i32 -> v4f64), but has to be done in the x86 backend to account for legalization via 4i32.

Differential Revision: https://reviews.llvm.org/D26938

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287886 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][AVX512] Add support for v2i64 fptosi/fptoui/sitofp/uitofp on AVX512DQ-only targets

Use 512-bit instructions with subvector insertion/extraction like we do in a number of similar circumstances

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287882 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][AVX512DQVL] Add awareness of vcvtqq2ps and vcvtuqq2ps implicit zeroing of upper 64-bits of xmm result

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287878 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][AVX512DQVL] Add support for v2i64 -> v2f32 SINT_TO_FP/UINT_TO_FP lowering

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287877 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][AVX512DQVL] Add v2i64 -> v2f32 + zero codegen tests

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287876 91177308-0d34-0410-b5e6-96231b3b80d8

[x86] Fixing PR28755 by precomputing the address used in CMPXCHG8B

The bug arises during register allocation on i686 for
CMPXCHG8B instruction when base pointer is needed. CMPXCHG8B
needs 4 implicit registers (EAX, EBX, ECX, EDX) and a memory address,
plus ESI is reserved as the base pointer. With such constraints the only
way register allocator would do its job successfully is when the addressing
mode of the instruction requires only one register. If that is not the case
- we are emitting additional LEA instruction to compute the address.

It fixes PR28755.

Patch by Alexander Ivchenko <alexander.ivchenko@intel.com>

Differential Revision: https://reviews.llvm.org/D25088

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287875 91177308-0d34-0410-b5e6-96231b3b80d8

[x86] Minor refactoring of X86TargetLowering::EmitInstrWithCustomInserter

Move the definitions of three variables out of the switch.

Patch by Alexander Ivchenko <alexander.ivchenko@intel.com>

Differential Revision: https://reviews.llvm.org/D25192

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287874 91177308-0d34-0410-b5e6-96231b3b80d8

[x86] Rewrite getAddressFromInstr helper function

- It does not modify the input instruction
- Second operand of any address is always an Index Register,
  make sure we actually check for that, instead of a check for
  an immediate value

Patch by Alexander Ivchenko <alexander.ivchenko@intel.com>

Differential Revision: https://reviews.llvm.org/D24938

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287873 91177308-0d34-0410-b5e6-96231b3b80d8

[AVR] Mark the 'select-must-add-unconditional-jump' test as 'XFAIL'

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287871 91177308-0d34-0410-b5e6-96231b3b80d8

[X86] Generalize CVTTPD2DQ/CVTTPD2UDQ and CVTDQ2PD/CVTUDQ2PD opcodes. NFCI

Replace the CVTTPD2DQ/CVTTPD2UDQ and CVTDQ2PD/CVTUDQ2PD opcodes with general versions.

This is an initial step towards similar FP_TO_SINT/FP_TO_UINT and SINT_TO_FP/UINT_TO_FP lowering to AVX512 CVTTPS2QQ/CVTTPS2UQQ and CVTQQ2PS/CVTUQQ2PS with illegal types.

Differential Revision: https://reviews.llvm.org/D27072

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287870 91177308-0d34-0410-b5e6-96231b3b80d8

[CommandLine] Remove redundant initializers for StringRef members

Summary: The default constructor for a StringRef stores an empty string.

Reviewers: beanz, zturner

Subscribers: llvm-commits

Differential Revision: https://reviews.llvm.org/D27067

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287857 91177308-0d34-0410-b5e6-96231b3b80d8

TableGen: Allow signed immediates for instruction aliases

Patch by Daniel Cederman.

Reviewers: stoklund, arsenm

Subscribers: arsenm, llvm-commits

Differential Revision: https://reviews.llvm.org/D27046

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287856 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Fix some mask shuffle tests to actually test the case they were supposed to test.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287854 91177308-0d34-0410-b5e6-96231b3b80d8

[AVX-512] Move a 16 x float shuffle test to the v16 test file and add an integer variant.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287853 91177308-0d34-0410-b5e6-96231b3b80d8

Object: Add IRObjectFile::getTargetTriple().

This lets us remove a use of IRObjectFile::getModule() in llvm-nm.

Differential Revision: https://reviews.llvm.org/D27074

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287846 91177308-0d34-0410-b5e6-96231b3b80d8

Object: Simplify the IRObjectFile symbol iterator implementation.

Change the IRObjectFile symbol iterator to be a pointer into a vector of
PointerUnions representing either IR symbols or asm symbols.

This change is in preparation for a future change for supporting multiple
modules in an IRObjectFile. Although it causes an increase in memory
consumption, we can deal with that issue separately by introducing a bitcode
symbol table.

Differential Revision: https://reviews.llvm.org/D26928

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287845 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Preserve m0 value when spilling

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287844 91177308-0d34-0410-b5e6-96231b3b80d8

TRI: Add hook to pass scavenger during frame elimination

The scavenger was not passed if requiresFrameIndexScavenging was
enabled. I need to be able to test for the availability of an
unallocatable register here, so I can't create a virtual register for
it.

It might be better to just always use the scavenger and stop
creating virtual registers.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287843 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Remove m0 spilling code

Since m0 isn't allocatable it should never be spilled anymore.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287842 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Make m0 unallocatable

m0 may need to be written for spill code, so
we don't want general code uses relying on the
value stored in it.

This introduces a few code quality regressions where copies
from m0 are not coalesced into copies of a copy of m0.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287841 91177308-0d34-0410-b5e6-96231b3b80d8

[lib/LTO] Rename few instances of Lto to LTO.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287840 91177308-0d34-0410-b5e6-96231b3b80d8

Rely on a single DWARF version instead of having two copies

This patch makes AsmPrinter less reliant on DwarfDebug by relying on the DWARF version in the AsmPrinter's MCStreamer's MCContext. This allows us to remove the redundant DWARF version from DwarfDebug. It also lets us change code that used to access the AsmPrinter's DwarfDebug just to get to the DWARF version by changing the DWARF version accessor on AsmPrinter so that it grabs the version from its MCStreamer's MCContext.

Differential Revision: https://reviews.llvm.org/D27032

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287839 91177308-0d34-0410-b5e6-96231b3b80d8

[DebugInfo] Fix some Clang-tidy modernize-use-default and Include What You Use warnings; other minor fixes (NFC).

Per Zachary Turner and Mehdi Amini suggestion to make only post-commit reviews.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287838 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Add awareness of (v)cvtpd2dq and vcvtpd2udq implicit zeroing of upper 64-bits of xmm result

We've already added the equivalent for (v)cvttpd2dq (rL284459) and vcvttpd2udq

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287835 91177308-0d34-0410-b5e6-96231b3b80d8

[IR] Fix some Clang-tidy modernize-use-default, modernize-use-equal-delete and Include What You Use warnings; other minor fixes (NFC).

Per Zachary Turner and Mehdi Amini suggestion to make only post-commit reviews.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287834 91177308-0d34-0410-b5e6-96231b3b80d8

[SelectionDAG] Early-out in TargetLowering::expandMUL (NFC)

Summary: Reduce indentation level; preparation for D24956.

Reviewers: efriedma

Subscribers: llvm-commits

Differential Revision: https://reviews.llvm.org/D27063

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287831 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][AVX512VL] Add v2f64 -> v2i32/v2f32 + zero codegen tests

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287821 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Cleanup immediate folding code

Move code down to use, reorder to avoid hard to follow
immediate folding logic.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287818 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Fix debug printing

The uint8_t was printed as a char which didn't really work.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287817 91177308-0d34-0410-b5e6-96231b3b80d8

[X86][SSE] Add v2i64 -> v2i32 + zero codegen test

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287813 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Fix not setting kill flag on temp reg when spilling

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287808 91177308-0d34-0410-b5e6-96231b3b80d8

AMDGPU: Fix adding extra implicit def of register

In the scalar case, there's no reason to add an additional
def of the same register.

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@287807 91177308-0d34-0410-b5e6-96231b3b80d8