]> granicus.if.org Git - yasm/commitdiff
projects / yasm / commitdiff
? search:
summary | shortlog | log | commit | commitdiff | tree
raw | patch | inline | side by side (parent: 10b0c92)
Fix #191: Incorrect argument order generated for AMD FMA4 opcodes.
authorPeter Johnson <peter@tortall.net>
Sun, 8 Nov 2009 17:30:34 +0000 (17:30 -0000)
committerPeter Johnson <peter@tortall.net>
Sun, 8 Nov 2009 17:30:34 +0000 (17:30 -0000)
svn path=/trunk/yasm/; revision=2237

modules/arch/x86/gen_x86_insn.py patch | blob | history
modules/arch/x86/tests/amd-fma4.hex patch | blob | history

diff --git a/modules/arch/x86/gen_x86_insn.py b/modules/arch/x86/gen_x86_insn.py
index ab97e8ce78e901505ad566cb5f98eb614ec4b420..eb79cc289b1e7b43efb46127026d96e323614c49 100755 (executable)
--- a/modules/arch/x86/gen_x86_insn.py
+++ b/modules/arch/x86/gen_x86_insn.py
@@ -6901,9 +6901,9 @@ add_group("fma_128_256",
     prefix=0x66,
     opcode=[0x0F, 0x3A, 0x00],
     operands=[Operand(type="SIMDReg", size=128, dest="Spare"),
-              Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
+              Operand(type="SIMDReg", size=128, dest="VEX"),
               Operand(type="SIMDRM", size=128, relaxed=True, dest="EA"),
-              Operand(type="SIMDReg", size=128, dest="VEX")])
+              Operand(type="SIMDReg", size=128, dest="VEXImmSrc")])
 add_group("fma_128_256",
     cpu=["FMA4"],
     modifiers=["Op2Add"],
@@ -6912,8 +6912,8 @@ add_group("fma_128_256",
     prefix=0x66,
     opcode=[0x0F, 0x3A, 0x00],
     operands=[Operand(type="SIMDReg", size=128, dest="Spare"),
-              Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
               Operand(type="SIMDReg", size=128, dest="VEX"),
+              Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
               Operand(type="SIMDRM", size=128, relaxed=True, dest="EA")])
 add_group("fma_128_256",
     cpu=["FMA4"],
@@ -6923,9 +6923,9 @@ add_group("fma_128_256",
     prefix=0x66,
     opcode=[0x0F, 0x3A, 0x00],
     operands=[Operand(type="SIMDReg", size=256, dest="Spare"),
-              Operand(type="SIMDReg", size=256, dest="VEXImmSrc"),
+              Operand(type="SIMDReg", size=256, dest="VEX"),
               Operand(type="SIMDRM", size=256, relaxed=True, dest="EA"),
-              Operand(type="SIMDReg", size=256, dest="VEX")])
+              Operand(type="SIMDReg", size=256, dest="VEXImmSrc")])
 add_group("fma_128_256",
     cpu=["FMA4"],
     modifiers=["Op2Add"],
@@ -6934,8 +6934,8 @@ add_group("fma_128_256",
     prefix=0x66,
     opcode=[0x0F, 0x3A, 0x00],
     operands=[Operand(type="SIMDReg", size=256, dest="Spare"),
-              Operand(type="SIMDReg", size=256, dest="VEXImmSrc"),
               Operand(type="SIMDReg", size=256, dest="VEX"),
+              Operand(type="SIMDReg", size=256, dest="VEXImmSrc"),
               Operand(type="SIMDRM", size=256, relaxed=True, dest="EA")])
 
 add_insn("vfmaddpd", "fma_128_256", modifiers=[0x69])
@@ -6960,9 +6960,9 @@ for sz in [32, 64]:
         prefix=0x66,
         opcode=[0x0F, 0x3A, 0x00],
         operands=[Operand(type="SIMDReg", size=128, dest="Spare"),
-                  Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
+                  Operand(type="SIMDReg", size=128, dest="VEX"),
                   Operand(type="SIMDReg", size=128, dest="EA"),
-                  Operand(type="SIMDReg", size=128, dest="VEX")])
+                  Operand(type="SIMDReg", size=128, dest="VEXImmSrc")])
     add_group("fma_128_m%d" % sz,
         cpu=["FMA4"],
         modifiers=["Op2Add"],
@@ -6971,9 +6971,9 @@ for sz in [32, 64]:
         prefix=0x66,
         opcode=[0x0F, 0x3A, 0x00],
         operands=[Operand(type="SIMDReg", size=128, dest="Spare"),
-                  Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
+                  Operand(type="SIMDReg", size=128, dest="VEX"),
                   Operand(type="Mem", size=sz, relaxed=True, dest="EA"),
-                  Operand(type="SIMDReg", size=128, dest="VEX")])
+                  Operand(type="SIMDReg", size=128, dest="VEXImmSrc")])
     add_group("fma_128_m%d" % sz,
         cpu=["FMA4"],
         modifiers=["Op2Add"],
@@ -6982,8 +6982,8 @@ for sz in [32, 64]:
         prefix=0x66,
         opcode=[0x0F, 0x3A, 0x00],
         operands=[Operand(type="SIMDReg", size=128, dest="Spare"),
-                  Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
                   Operand(type="SIMDReg", size=128, dest="VEX"),
+                  Operand(type="SIMDReg", size=128, dest="VEXImmSrc"),
                   Operand(type="Mem", size=sz, relaxed=True, dest="EA")])
 
 add_insn("vfmaddsd", "fma_128_m64", modifiers=[0x6B])
diff --git a/modules/arch/x86/tests/amd-fma4.hex b/modules/arch/x86/tests/amd-fma4.hex
index 7f51092adb8b6d84082412a875c85972765e5840..a1193179e5e70578c8ec1152f4906204c1a56c4d 100644 (file)
--- a/modules/arch/x86/tests/amd-fma4.hex
+++ b/modules/arch/x86/tests/amd-fma4.hex
@@ -1,540 +1,540 @@
 c4 
 e3 
-61 
+71 
 69 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 69 
 00 
-10 
+30 
 c4 
 e3 
-61 
+71 
 69 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 69 
 00 
-10 
+20 
 c4 
 e3 
-e9 
+f1 
 69 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 69 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 69 
 00 
-10 
+30 
 c4 
 e3 
-65 
+75 
 69 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 69 
 00 
-10 
+20 
 c4 
 e3 
-ed 
+f5 
 69 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 68 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 68 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 68 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 68 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 68 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 68 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 6b 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6b 
 00 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6b 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 6b 
 00 
-10 
+20 
 c4 
 e3 
-e9 
+f1 
 6b 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 6a 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6a 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 6a 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 5d 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 5d 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 5d 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 5d 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 5d 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 5d 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 5c 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 5c 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 5c 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 5c 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 5c 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 5c 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 6d 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6d 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 6d 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 6d 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 6d 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 6d 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 6c 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6c 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 6c 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 6c 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 6c 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 6c 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 6f 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6f 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 6f 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 6e 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 6e 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 6e 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 79 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 79 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 79 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 79 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 79 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 79 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 78 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 78 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 78 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 78 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 78 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 78 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 7b 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 7b 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 7b 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 7a 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 7a 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 7a 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 7d 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 7d 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 7d 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 7d 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 7d 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 7d 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 7c 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 7c 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 7c 
 00 
-10 
+20 
 c4 
 e3 
-65 
+75 
 7c 
 c2 
-10 
+30 
 c4 
 e3 
-65 
+75 
 7c 
 00 
-10 
+30 
 c4 
 e3 
-ed 
+f5 
 7c 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 7f 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 7f 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 7f 
 00 
-10 
+20 
 c4 
 e3 
-61 
+71 
 7e 
 c2 
-10 
+30 
 c4 
 e3 
-61 
+71 
 7e 
 00 
-10 
+30 
 c4 
 e3 
-e9 
+f1 
 7e 
 00 
-10 
+20 
Unnamed repository; edit this file 'description' to name the repository.