granicus.if.org Git - esp-idf/blob - components/soc/esp32/rtc_sleep.c

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  14
  15 #include <stdint.h>
  16 #include "soc/soc.h"
  17 #include "soc/rtc.h"
  18 #include "soc/rtc_cntl_reg.h"
  19 #include "soc/dport_reg.h"
  20 #include "soc/rtc.h"
  21 #include "soc/i2s_reg.h"
  22 #include "soc/timer_group_reg.h"
  23 #include "soc/bb_reg.h"
  24 #include "soc/nrx_reg.h"
  25 #include "soc/fe_reg.h"
  26 #include "soc/rtc.h"
  27 #include "rom/ets_sys.h"
  28
  29 #define MHZ (1000000)
  30
  31 /* Various delays to be programmed into power control state machines */
  32 #define ROM_RAM_POWERUP_DELAY   3
  33 #define ROM_RAM_WAIT_DELAY      3
  34 #define WIFI_POWERUP_DELAY      3
  35 #define WIFI_WAIT_DELAY         3
  36 #define RTC_POWERUP_DELAY       3
  37 #define RTC_WAIT_DELAY          3
  38 #define DG_WRAP_POWERUP_DELAY   3
  39 #define DG_WRAP_WAIT_DELAY      3
  40 #define RTC_MEM_POWERUP_DELAY   3
  41 #define RTC_MEM_WAIT_DELAY      3
  42
  43 /**
  44  * @brief Power down flags for rtc_sleep_pd function
  45  */
  46 typedef struct {
  47     uint32_t dig_pd : 1;    //!< Set to 1 to power down digital part in sleep
  48     uint32_t rtc_pd : 1;    //!< Set to 1 to power down RTC memories in sleep
  49     uint32_t cpu_pd : 1;    //!< Set to 1 to power down digital memories and CPU in sleep
  50     uint32_t i2s_pd : 1;    //!< Set to 1 to power down I2S in sleep
  51     uint32_t bb_pd : 1;     //!< Set to 1 to power down WiFi in sleep
  52     uint32_t nrx_pd : 1;    //!< Set to 1 to power down WiFi in sleep
  53     uint32_t fe_pd : 1;     //!< Set to 1 to power down WiFi in sleep
  54 } rtc_sleep_pd_config_t;
  55
  56 /**
  57  * Initializer for rtc_sleep_pd_config_t which sets all flags to the same value
  58  */
  59 #define RTC_SLEEP_PD_CONFIG_ALL(val) {\
  60     .dig_pd = (val), \
  61     .rtc_pd = (val), \
  62     .cpu_pd = (val), \
  63     .i2s_pd = (val), \
  64     .bb_pd = (val), \
  65     .nrx_pd = (val), \
  66     .fe_pd = (val), \
  67 }
  68
  69 /**
  70  * Configure whether certain peripherals are powered down in deep sleep
  71  * @param cfg power down flags as rtc_sleep_pd_config_t structure
  72  */
  73 static void rtc_sleep_pd(rtc_sleep_pd_config_t cfg)
  74 {
  75     REG_SET_FIELD(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_LSLP_MEM_FORCE_PU, ~cfg.dig_pd);
  76     REG_SET_FIELD(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_LPU, ~cfg.rtc_pd);
  77     REG_SET_FIELD(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_LPU, ~cfg.rtc_pd);
  78     DPORT_REG_SET_FIELD(DPORT_MEM_PD_MASK_REG, DPORT_LSLP_MEM_PD_MASK, ~cfg.cpu_pd);
  79     REG_SET_FIELD(I2S_PD_CONF_REG(0), I2S_PLC_MEM_FORCE_PU, ~cfg.i2s_pd);
  80     REG_SET_FIELD(I2S_PD_CONF_REG(0), I2S_FIFO_FORCE_PU, ~cfg.i2s_pd);
  81     REG_SET_FIELD(BBPD_CTRL, BB_FFT_FORCE_PU, ~cfg.bb_pd);
  82     REG_SET_FIELD(BBPD_CTRL, BB_DC_EST_FORCE_PU, ~cfg.bb_pd);
  83     REG_SET_FIELD(NRXPD_CTRL, NRX_RX_ROT_FORCE_PU, ~cfg.nrx_pd);
  84     REG_SET_FIELD(NRXPD_CTRL, NRX_VIT_FORCE_PU, ~cfg.nrx_pd);
  85     REG_SET_FIELD(NRXPD_CTRL, NRX_DEMAP_FORCE_PU, ~cfg.nrx_pd);
  86     REG_SET_FIELD(FE_GEN_CTRL, FE_IQ_EST_FORCE_PU, ~cfg.fe_pd);
  87     REG_SET_FIELD(FE2_TX_INTERP_CTRL, FE2_TX_INF_FORCE_PU, ~cfg.fe_pd);
  88 }
  89
  90 void rtc_sleep_init(rtc_sleep_config_t cfg)
  91 {
  92     //set 5 PWC state machine times to fit in main state machine time
  93     REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_PLL_BUF_WAIT, 1);
  94     REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_XTL_BUF_WAIT, RTC_CNTL_XTL_BUF_WAIT_DEFAULT);
  95     REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_CK8M_WAIT, RTC_CNTL_CK8M_WAIT_DEFAULT);
  96     //set rom&ram timer
  97     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_ROM_RAM_POWERUP_TIMER, ROM_RAM_POWERUP_DELAY);
  98     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_ROM_RAM_WAIT_TIMER, ROM_RAM_WAIT_DELAY);
  99     //set wifi timer
 100     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_WIFI_POWERUP_TIMER, WIFI_POWERUP_DELAY);
 101     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_WIFI_WAIT_TIMER, WIFI_WAIT_DELAY);
 102     //set rtc peri timer
 103     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_POWERUP_TIMER, RTC_POWERUP_DELAY);
 104     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_WAIT_TIMER, RTC_WAIT_DELAY);
 105     //set digital wrap timer
 106     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_DG_WRAP_POWERUP_TIMER, DG_WRAP_POWERUP_DELAY);
 107     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_DG_WRAP_WAIT_TIMER, DG_WRAP_WAIT_DELAY);
 108     //set rtc memory timer
 109     REG_SET_FIELD(RTC_CNTL_TIMER5_REG, RTC_CNTL_RTCMEM_POWERUP_TIMER, RTC_MEM_POWERUP_DELAY);
 110     REG_SET_FIELD(RTC_CNTL_TIMER5_REG, RTC_CNTL_RTCMEM_WAIT_TIMER, RTC_MEM_WAIT_DELAY);
 111
 112     if (cfg.lslp_mem_inf_fpu) {
 113         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_LSLP_MEM_FORCE_PU);
 114     } else {
 115         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_LSLP_MEM_FORCE_PU);
 116     }
 117
 118     rtc_sleep_pd_config_t pd_cfg = RTC_SLEEP_PD_CONFIG_ALL(cfg.lslp_meminf_pd);
 119     rtc_sleep_pd(pd_cfg);
 120
 121     if (cfg.rtc_mem_inf_fpu) {
 122         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FORCE_PU);
 123     } else {
 124         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FORCE_PU);
 125     }
 126
 127     if (cfg.rtc_mem_inf_follow_cpu) {
 128         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FOLW_CPU);
 129     } else {
 130         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FOLW_CPU);
 131     }
 132
 133     if (cfg.rtc_fastmem_pd_en) {
 134         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_PD_EN);
 135         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_PU);
 136         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_NOISO);
 137     } else {
 138         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_PD_EN);
 139         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_PU);
 140         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_NOISO);
 141     }
 142
 143     if (cfg.rtc_slowmem_pd_en) {
 144         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_PD_EN);
 145         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_PU);
 146         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_NOISO);
 147     } else {
 148         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_PD_EN);
 149         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_PU);
 150         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_NOISO);
 151     }
 152
 153     if (cfg.rtc_peri_pd_en) {
 154         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_PD_EN);
 155     } else {
 156         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_PD_EN);
 157     }
 158
 159     if (cfg.wifi_pd_en) {
 160         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_WIFI_PD_EN);
 161     } else {
 162         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_WIFI_PD_EN);
 163     }
 164
 165     if (cfg.rom_mem_pd_en) {
 166         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_CPU_ROM_RAM_PD_EN);
 167     } else {
 168         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_CPU_ROM_RAM_PD_EN);
 169     }
 170
 171     if (cfg.deep_slp) {
 172         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_ISO_REG,
 173                 RTC_CNTL_DG_PAD_FORCE_ISO | RTC_CNTL_DG_PAD_FORCE_NOISO);
 174         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_DG_WRAP_PD_EN);
 175         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG,
 176                 RTC_CNTL_DG_WRAP_FORCE_PU | RTC_CNTL_DG_WRAP_FORCE_PD);
 177         CLEAR_PERI_REG_MASK(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_FORCE_NOSLEEP);
 178
 179         // Shut down parts of RTC which may have been left enabled by the wireless drivers
 180         CLEAR_PERI_REG_MASK(RTC_CNTL_ANA_CONF_REG,
 181                 RTC_CNTL_CKGEN_I2C_PU | RTC_CNTL_PLL_I2C_PU |
 182                 RTC_CNTL_RFRX_PBUS_PU | RTC_CNTL_TXRF_I2C_PU);
 183     } else {
 184         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_DG_WRAP_PD_EN);
 185         REG_SET_FIELD(RTC_CNTL_BIAS_CONF_REG, RTC_CNTL_DBG_ATTEN, 0);
 186     }
 187
 188     REG_SET_FIELD(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_XTL_FORCE_PU, cfg.xtal_fpu);
 189
 190     /* enable VDDSDIO control by state machine */
 191     REG_CLR_BIT(RTC_CNTL_SDIO_CONF_REG, RTC_CNTL_SDIO_FORCE);
 192     REG_SET_FIELD(RTC_CNTL_SDIO_CONF_REG, RTC_CNTL_SDIO_PD_EN, cfg.vddsdio_pd_en);
 193
 194     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DBIAS_SLP, cfg.rtc_dbias_slp);
 195     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DBIAS_WAK, cfg.rtc_dbias_wak);
 196     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_WAK, cfg.dig_dbias_wak);
 197     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_SLP, cfg.dig_dbias_slp);
 198 }
 199
 200 void rtc_sleep_set_wakeup_time(uint64_t t)
 201 {
 202     WRITE_PERI_REG(RTC_CNTL_SLP_TIMER0_REG, t & UINT32_MAX);
 203     WRITE_PERI_REG(RTC_CNTL_SLP_TIMER1_REG, t >> 32);
 204 }
 205
 206 uint32_t rtc_sleep_start(uint32_t wakeup_opt, uint32_t reject_opt)
 207 {
 208     REG_SET_FIELD(RTC_CNTL_WAKEUP_STATE_REG, RTC_CNTL_WAKEUP_ENA, wakeup_opt);
 209     WRITE_PERI_REG(RTC_CNTL_SLP_REJECT_CONF_REG, reject_opt);
 210
 211     /* Start entry into sleep mode */
 212     SET_PERI_REG_MASK(RTC_CNTL_STATE0_REG, RTC_CNTL_SLEEP_EN);
 213
 214     while (GET_PERI_REG_MASK(RTC_CNTL_INT_RAW_REG,
 215             RTC_CNTL_SLP_REJECT_INT_RAW | RTC_CNTL_SLP_WAKEUP_INT_RAW) == 0) {
 216         ;
 217     }
 218     /* In deep sleep mode, we never get here */
 219     uint32_t reject = REG_GET_FIELD(RTC_CNTL_INT_RAW_REG, RTC_CNTL_SLP_REJECT_INT_RAW);
 220     SET_PERI_REG_MASK(RTC_CNTL_INT_CLR_REG,
 221             RTC_CNTL_SLP_REJECT_INT_CLR | RTC_CNTL_SLP_WAKEUP_INT_CLR);
 222     return reject;
 223 }