granicus.if.org Git - esp-idf/blob - components/soc/esp32/rtc_sleep.c

   1 // Copyright 2015-2017 Espressif Systems (Shanghai) PTE LTD
   2 //
   3 // Licensed under the Apache License, Version 2.0 (the "License");
   4 // you may not use this file except in compliance with the License.
   5 // You may obtain a copy of the License at
   6 //
   7 //     http://www.apache.org/licenses/LICENSE-2.0
   8 //
   9 // Unless required by applicable law or agreed to in writing, software
  10 // distributed under the License is distributed on an "AS IS" BASIS,
  11 // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  12 // See the License for the specific language governing permissions and
  13 // limitations under the License.
  14
  15 #include <stdint.h>
  16 #include "soc/soc.h"
  17 #include "soc/rtc.h"
  18 #include "soc/rtc_cntl_reg.h"
  19 #include "soc/dport_reg.h"
  20 #include "soc/rtc.h"
  21 #include "soc/i2s_reg.h"
  22 #include "soc/timer_group_reg.h"
  23 #include "soc/bb_reg.h"
  24 #include "soc/nrx_reg.h"
  25 #include "soc/fe_reg.h"
  26 #include "soc/rtc.h"
  27 #include "rom/ets_sys.h"
  28
  29 #define MHZ (1000000)
  30
  31 /* Various delays to be programmed into power control state machines */
  32 #define RTC_CNTL_XTL_BUF_WAIT_SLP   2
  33 #define RTC_CNTL_PLL_BUF_WAIT_SLP   2
  34 #define RTC_CNTL_CK8M_WAIT_SLP      4
  35 #define OTHER_BLOCKS_POWERUP        1
  36 #define OTHER_BLOCKS_WAIT           1
  37
  38 #define ROM_RAM_POWERUP_CYCLES   OTHER_BLOCKS_POWERUP
  39 #define ROM_RAM_WAIT_CYCLES      OTHER_BLOCKS_WAIT
  40
  41 #define WIFI_POWERUP_CYCLES      OTHER_BLOCKS_POWERUP
  42 #define WIFI_WAIT_CYCLES         OTHER_BLOCKS_WAIT
  43
  44 #define RTC_POWERUP_CYCLES       OTHER_BLOCKS_POWERUP
  45 #define RTC_WAIT_CYCLES          OTHER_BLOCKS_WAIT
  46
  47 #define DG_WRAP_POWERUP_CYCLES   OTHER_BLOCKS_POWERUP
  48 #define DG_WRAP_WAIT_CYCLES      OTHER_BLOCKS_WAIT
  49
  50 #define RTC_MEM_POWERUP_CYCLES   OTHER_BLOCKS_POWERUP
  51 #define RTC_MEM_WAIT_CYCLES      OTHER_BLOCKS_WAIT
  52
  53 /**
  54  * @brief Power down flags for rtc_sleep_pd function
  55  */
  56 typedef struct {
  57     uint32_t dig_pd : 1;    //!< Set to 1 to power down digital part in sleep
  58     uint32_t rtc_pd : 1;    //!< Set to 1 to power down RTC memories in sleep
  59     uint32_t cpu_pd : 1;    //!< Set to 1 to power down digital memories and CPU in sleep
  60     uint32_t i2s_pd : 1;    //!< Set to 1 to power down I2S in sleep
  61     uint32_t bb_pd : 1;     //!< Set to 1 to power down WiFi in sleep
  62     uint32_t nrx_pd : 1;    //!< Set to 1 to power down WiFi in sleep
  63     uint32_t fe_pd : 1;     //!< Set to 1 to power down WiFi in sleep
  64 } rtc_sleep_pd_config_t;
  65
  66 /**
  67  * Initializer for rtc_sleep_pd_config_t which sets all flags to the same value
  68  */
  69 #define RTC_SLEEP_PD_CONFIG_ALL(val) {\
  70     .dig_pd = (val), \
  71     .rtc_pd = (val), \
  72     .cpu_pd = (val), \
  73     .i2s_pd = (val), \
  74     .bb_pd = (val), \
  75     .nrx_pd = (val), \
  76     .fe_pd = (val), \
  77 }
  78
  79 /**
  80  * Configure whether certain peripherals are powered down in deep sleep
  81  * @param cfg power down flags as rtc_sleep_pd_config_t structure
  82  */
  83 static void rtc_sleep_pd(rtc_sleep_pd_config_t cfg)
  84 {
  85     REG_SET_FIELD(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_LSLP_MEM_FORCE_PU, ~cfg.dig_pd);
  86     REG_SET_FIELD(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_LPU, ~cfg.rtc_pd);
  87     REG_SET_FIELD(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_LPU, ~cfg.rtc_pd);
  88     DPORT_REG_SET_FIELD(DPORT_MEM_PD_MASK_REG, DPORT_LSLP_MEM_PD_MASK, ~cfg.cpu_pd);
  89     REG_SET_FIELD(I2S_PD_CONF_REG(0), I2S_PLC_MEM_FORCE_PU, ~cfg.i2s_pd);
  90     REG_SET_FIELD(I2S_PD_CONF_REG(0), I2S_FIFO_FORCE_PU, ~cfg.i2s_pd);
  91     REG_SET_FIELD(BBPD_CTRL, BB_FFT_FORCE_PU, ~cfg.bb_pd);
  92     REG_SET_FIELD(BBPD_CTRL, BB_DC_EST_FORCE_PU, ~cfg.bb_pd);
  93     REG_SET_FIELD(NRXPD_CTRL, NRX_RX_ROT_FORCE_PU, ~cfg.nrx_pd);
  94     REG_SET_FIELD(NRXPD_CTRL, NRX_VIT_FORCE_PU, ~cfg.nrx_pd);
  95     REG_SET_FIELD(NRXPD_CTRL, NRX_DEMAP_FORCE_PU, ~cfg.nrx_pd);
  96     REG_SET_FIELD(FE_GEN_CTRL, FE_IQ_EST_FORCE_PU, ~cfg.fe_pd);
  97     REG_SET_FIELD(FE2_TX_INTERP_CTRL, FE2_TX_INF_FORCE_PU, ~cfg.fe_pd);
  98 }
  99
 100 void rtc_sleep_init(rtc_sleep_config_t cfg)
 101 {
 102     // set 5 PWC state machine times to fit in main state machine time
 103     REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_PLL_BUF_WAIT, RTC_CNTL_PLL_BUF_WAIT_SLP);
 104     REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_XTL_BUF_WAIT, RTC_CNTL_XTL_BUF_WAIT_SLP);
 105     REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_CK8M_WAIT, RTC_CNTL_CK8M_WAIT_SLP);
 106
 107     // set shortest possible sleep time limit
 108     REG_SET_FIELD(RTC_CNTL_TIMER5_REG, RTC_CNTL_MIN_SLP_VAL, RTC_CNTL_MIN_SLP_VAL_MIN);
 109
 110     // set rom&ram timer
 111     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_ROM_RAM_POWERUP_TIMER, ROM_RAM_POWERUP_CYCLES);
 112     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_ROM_RAM_WAIT_TIMER, ROM_RAM_WAIT_CYCLES);
 113     // set wifi timer
 114     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_WIFI_POWERUP_TIMER, WIFI_POWERUP_CYCLES);
 115     REG_SET_FIELD(RTC_CNTL_TIMER3_REG, RTC_CNTL_WIFI_WAIT_TIMER, WIFI_WAIT_CYCLES);
 116     // set rtc peri timer
 117     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_POWERUP_TIMER, RTC_POWERUP_CYCLES);
 118     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_WAIT_TIMER, RTC_WAIT_CYCLES);
 119     // set digital wrap timer
 120     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_DG_WRAP_POWERUP_TIMER, DG_WRAP_POWERUP_CYCLES);
 121     REG_SET_FIELD(RTC_CNTL_TIMER4_REG, RTC_CNTL_DG_WRAP_WAIT_TIMER, DG_WRAP_WAIT_CYCLES);
 122     // set rtc memory timer
 123     REG_SET_FIELD(RTC_CNTL_TIMER5_REG, RTC_CNTL_RTCMEM_POWERUP_TIMER, RTC_MEM_POWERUP_CYCLES);
 124     REG_SET_FIELD(RTC_CNTL_TIMER5_REG, RTC_CNTL_RTCMEM_WAIT_TIMER, RTC_MEM_WAIT_CYCLES);
 125
 126     REG_SET_FIELD(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_LSLP_MEM_FORCE_PU, cfg.lslp_mem_inf_fpu);
 127
 128     rtc_sleep_pd_config_t pd_cfg = RTC_SLEEP_PD_CONFIG_ALL(cfg.lslp_meminf_pd);
 129     rtc_sleep_pd(pd_cfg);
 130
 131     if (cfg.rtc_mem_inf_fpu) {
 132         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FORCE_PU);
 133     } else {
 134         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FORCE_PU);
 135     }
 136
 137     if (cfg.rtc_mem_inf_follow_cpu) {
 138         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FOLW_CPU);
 139     } else {
 140         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_MEM_FOLW_CPU);
 141     }
 142
 143     if (cfg.rtc_fastmem_pd_en) {
 144         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_PD_EN);
 145         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_PU);
 146         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_NOISO);
 147     } else {
 148         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_PD_EN);
 149         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_PU);
 150         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_FASTMEM_FORCE_NOISO);
 151     }
 152
 153     if (cfg.rtc_slowmem_pd_en) {
 154         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_PD_EN);
 155         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_PU);
 156         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_NOISO);
 157     } else {
 158         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_PD_EN);
 159         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_PU);
 160         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_SLOWMEM_FORCE_NOISO);
 161     }
 162
 163     if (cfg.rtc_peri_pd_en) {
 164         SET_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_PD_EN);
 165     } else {
 166         CLEAR_PERI_REG_MASK(RTC_CNTL_PWC_REG, RTC_CNTL_PD_EN);
 167     }
 168
 169     if (cfg.wifi_pd_en) {
 170         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_WIFI_PD_EN);
 171     } else {
 172         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_WIFI_PD_EN);
 173     }
 174
 175     if (cfg.rom_mem_pd_en) {
 176         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_CPU_ROM_RAM_PD_EN);
 177     } else {
 178         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_CPU_ROM_RAM_PD_EN);
 179     }
 180
 181     if (cfg.deep_slp) {
 182         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_ISO_REG,
 183                 RTC_CNTL_DG_PAD_FORCE_ISO | RTC_CNTL_DG_PAD_FORCE_NOISO);
 184         SET_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_DG_WRAP_PD_EN);
 185         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG,
 186                 RTC_CNTL_DG_WRAP_FORCE_PU | RTC_CNTL_DG_WRAP_FORCE_PD);
 187         CLEAR_PERI_REG_MASK(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_FORCE_NOSLEEP);
 188
 189         // Shut down parts of RTC which may have been left enabled by the wireless drivers
 190         CLEAR_PERI_REG_MASK(RTC_CNTL_ANA_CONF_REG,
 191                 RTC_CNTL_CKGEN_I2C_PU | RTC_CNTL_PLL_I2C_PU |
 192                 RTC_CNTL_RFRX_PBUS_PU | RTC_CNTL_TXRF_I2C_PU);
 193     } else {
 194         CLEAR_PERI_REG_MASK(RTC_CNTL_DIG_PWC_REG, RTC_CNTL_DG_WRAP_PD_EN);
 195         REG_SET_FIELD(RTC_CNTL_BIAS_CONF_REG, RTC_CNTL_DBG_ATTEN, 0);
 196     }
 197
 198     REG_SET_FIELD(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_XTL_FORCE_PU, cfg.xtal_fpu);
 199
 200     /* enable VDDSDIO control by state machine */
 201     REG_CLR_BIT(RTC_CNTL_SDIO_CONF_REG, RTC_CNTL_SDIO_FORCE);
 202     REG_SET_FIELD(RTC_CNTL_SDIO_CONF_REG, RTC_CNTL_SDIO_PD_EN, cfg.vddsdio_pd_en);
 203
 204     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DBIAS_SLP, cfg.rtc_dbias_slp);
 205     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DBIAS_WAK, cfg.rtc_dbias_wak);
 206     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_WAK, cfg.dig_dbias_wak);
 207     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_SLP, cfg.dig_dbias_slp);
 208 }
 209
 210 void rtc_sleep_set_wakeup_time(uint64_t t)
 211 {
 212     WRITE_PERI_REG(RTC_CNTL_SLP_TIMER0_REG, t & UINT32_MAX);
 213     WRITE_PERI_REG(RTC_CNTL_SLP_TIMER1_REG, t >> 32);
 214 }
 215
 216 uint32_t rtc_sleep_start(uint32_t wakeup_opt, uint32_t reject_opt)
 217 {
 218     REG_SET_FIELD(RTC_CNTL_WAKEUP_STATE_REG, RTC_CNTL_WAKEUP_ENA, wakeup_opt);
 219     WRITE_PERI_REG(RTC_CNTL_SLP_REJECT_CONF_REG, reject_opt);
 220
 221     /* Start entry into sleep mode */
 222     SET_PERI_REG_MASK(RTC_CNTL_STATE0_REG, RTC_CNTL_SLEEP_EN);
 223
 224     while (GET_PERI_REG_MASK(RTC_CNTL_INT_RAW_REG,
 225             RTC_CNTL_SLP_REJECT_INT_RAW | RTC_CNTL_SLP_WAKEUP_INT_RAW) == 0) {
 226         ;
 227     }
 228     /* In deep sleep mode, we never get here */
 229     uint32_t reject = REG_GET_FIELD(RTC_CNTL_INT_RAW_REG, RTC_CNTL_SLP_REJECT_INT_RAW);
 230     SET_PERI_REG_MASK(RTC_CNTL_INT_CLR_REG,
 231             RTC_CNTL_SLP_REJECT_INT_CLR | RTC_CNTL_SLP_WAKEUP_INT_CLR);
 232
 233     /* restore DBG_ATTEN to the default value */
 234     REG_SET_FIELD(RTC_CNTL_BIAS_CONF_REG, RTC_CNTL_DBG_ATTEN, RTC_CNTL_DBG_ATTEN_DEFAULT);
 235     return reject;
 236 }