granicus.if.org Git - esp-idf/blob - components/soc/esp32/rtc_clk.c

   1 // Copyright 2015-2017 Espressif Systems (Shanghai) PTE LTD
   2 //
   3 // Licensed under the Apache License, Version 2.0 (the "License");
   4 // you may not use this file except in compliance with the License.
   5 // You may obtain a copy of the License at
   6 //
   7 //     http://www.apache.org/licenses/LICENSE-2.0
   8 //
   9 // Unless required by applicable law or agreed to in writing, software
  10 // distributed under the License is distributed on an "AS IS" BASIS,
  11 // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  12 // See the License for the specific language governing permissions and
  13 // limitations under the License.
  14
  15 #include <stdbool.h>
  16 #include <stdint.h>
  17 #include <stddef.h>
  18 #include <assert.h>
  19 #include "rom/ets_sys.h"
  20 #include "rom/rtc.h"
  21 #include "rom/uart.h"
  22 #include "soc/rtc.h"
  23 #include "soc/rtc_cntl_reg.h"
  24 #include "soc/rtc_io_reg.h"
  25 #include "soc/sens_reg.h"
  26 #include "soc/dport_reg.h"
  27 #include "soc/efuse_reg.h"
  28 #include "soc/apb_ctrl_reg.h"
  29 #include "i2c_rtc_clk.h"
  30 #include "soc_log.h"
  31 #include "sdkconfig.h"
  32
  33 #define MHZ (1000000)
  34
  35 static const char* TAG = "rtc_clk";
  36
  37 /* Various constants related to the analog internals of the chip.
  38  * Defined here because they don't have any use outside of this file.
  39  */
  40
  41 #define BBPLL_ENDIV5_VAL_320M       0x43
  42 #define BBPLL_BBADC_DSMP_VAL_320M   0x84
  43 #define BBPLL_ENDIV5_VAL_480M       0xc3
  44 #define BBPLL_BBADC_DSMP_VAL_480M   0x74
  45
  46 #define APLL_SDM_STOP_VAL_1         0x09
  47 #define APLL_SDM_STOP_VAL_2_REV0    0x69
  48 #define APLL_SDM_STOP_VAL_2_REV1    0x49
  49
  50 #define APLL_CAL_DELAY_1            0x0f
  51 #define APLL_CAL_DELAY_2            0x3f
  52 #define APLL_CAL_DELAY_3            0x1f
  53
  54 #define XTAL_32K_DAC_VAL    1
  55 #define XTAL_32K_DRES_VAL   3
  56 #define XTAL_32K_DBIAS_VAL  0
  57
  58 /* Delays for various clock sources to be enabled/switched.
  59  * All values are in microseconds.
  60  * TODO: some of these are excessive, and should be reduced.
  61  */
  62 #define DELAY_CPU_FREQ_SWITCH_TO_XTAL   80
  63 #define DELAY_CPU_FREQ_SWITCH_TO_PLL    10
  64 #define DELAY_PLL_DBIAS_RAISE           3
  65 #define DELAY_PLL_ENABLE                80
  66 #define DELAY_FAST_CLK_SWITCH           3
  67 #define DELAY_SLOW_CLK_SWITCH           300
  68 #define DELAY_8M_ENABLE                 50
  69
  70
  71 void rtc_clk_32k_enable(bool enable)
  72 {
  73     if (enable) {
  74         SET_PERI_REG_MASK(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_X32N_MUX_SEL | RTC_IO_X32P_MUX_SEL);
  75         CLEAR_PERI_REG_MASK(RTC_IO_XTAL_32K_PAD_REG,
  76                 RTC_IO_X32P_RDE | RTC_IO_X32P_RUE | RTC_IO_X32N_RUE |
  77                 RTC_IO_X32N_RDE | RTC_IO_X32N_MUX_SEL | RTC_IO_X32P_MUX_SEL);
  78         REG_SET_FIELD(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_DAC_XTAL_32K, XTAL_32K_DAC_VAL);
  79         REG_SET_FIELD(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_DRES_XTAL_32K, XTAL_32K_DRES_VAL);
  80         REG_SET_FIELD(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_DBIAS_XTAL_32K, XTAL_32K_DBIAS_VAL);
  81         SET_PERI_REG_MASK(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_XPD_XTAL_32K);
  82     } else {
  83         CLEAR_PERI_REG_MASK(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_XPD_XTAL_32K);
  84     }
  85 }
  86
  87 bool rtc_clk_32k_enabled()
  88 {
  89     return GET_PERI_REG_MASK(RTC_IO_XTAL_32K_PAD_REG, RTC_IO_XPD_XTAL_32K) != 0;
  90 }
  91
  92 void rtc_clk_8m_enable(bool clk_8m_en, bool d256_en)
  93 {
  94     if (clk_8m_en) {
  95         CLEAR_PERI_REG_MASK(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ENB_CK8M);
  96         /* no need to wait once enabled by software */
  97         REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_CK8M_WAIT, 1);
  98         if (d256_en) {
  99             CLEAR_PERI_REG_MASK(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ENB_CK8M_DIV);
 100         } else {
 101             SET_PERI_REG_MASK(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ENB_CK8M_DIV);
 102         }
 103         ets_delay_us(DELAY_8M_ENABLE);
 104     } else {
 105         SET_PERI_REG_MASK(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ENB_CK8M);
 106         REG_SET_FIELD(RTC_CNTL_TIMER1_REG, RTC_CNTL_CK8M_WAIT, RTC_CNTL_CK8M_WAIT_DEFAULT);
 107     }
 108 }
 109
 110 bool rtc_clk_8m_enabled()
 111 {
 112     return GET_PERI_REG_MASK(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ENB_CK8M) == 0;
 113 }
 114
 115 bool rtc_clk_8md256_enabled()
 116 {
 117     return GET_PERI_REG_MASK(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ENB_CK8M_DIV) == 0;
 118 }
 119
 120 void rtc_clk_apll_enable(bool enable, uint32_t sdm0, uint32_t sdm1, uint32_t sdm2, uint32_t o_div)
 121 {
 122     REG_SET_FIELD(RTC_CNTL_ANA_CONF_REG, RTC_CNTL_PLLA_FORCE_PD, enable ? 0 : 1);
 123     REG_SET_FIELD(RTC_CNTL_ANA_CONF_REG, RTC_CNTL_PLLA_FORCE_PU, enable ? 1 : 0);
 124     REG_SET_FIELD(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_I2C_FORCE_PD, enable ? 0 : 1);
 125
 126     if (!enable &&
 127         REG_GET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_SOC_CLK_SEL) != RTC_CNTL_SOC_CLK_SEL_PLL) {
 128         SET_PERI_REG_MASK(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_I2C_FORCE_PD);
 129     }
 130
 131     if (enable) {
 132         uint8_t sdm_stop_val_2 = APLL_SDM_STOP_VAL_2_REV1;
 133         uint32_t is_rev0 = (GET_PERI_REG_BITS2(EFUSE_BLK0_RDATA3_REG, 1, 15) == 0);
 134         if (is_rev0) {
 135             sdm0 = 0;
 136             sdm1 = 0;
 137             sdm_stop_val_2 = APLL_SDM_STOP_VAL_2_REV0;
 138         }
 139         I2C_WRITEREG_MASK_RTC(I2C_APLL, I2C_APLL_DSDM2, sdm2);
 140         I2C_WRITEREG_MASK_RTC(I2C_APLL, I2C_APLL_DSDM0, sdm0);
 141         I2C_WRITEREG_MASK_RTC(I2C_APLL, I2C_APLL_DSDM1, sdm1);
 142         I2C_WRITEREG_RTC(I2C_APLL, I2C_APLL_SDM_STOP, APLL_SDM_STOP_VAL_1);
 143         I2C_WRITEREG_RTC(I2C_APLL, I2C_APLL_SDM_STOP, sdm_stop_val_2);
 144         I2C_WRITEREG_MASK_RTC(I2C_APLL, I2C_APLL_OR_OUTPUT_DIV, o_div);
 145
 146         /* calibration */
 147         I2C_WRITEREG_RTC(I2C_APLL, I2C_APLL_IR_CAL_DELAY, APLL_CAL_DELAY_1);
 148         I2C_WRITEREG_RTC(I2C_APLL, I2C_APLL_IR_CAL_DELAY, APLL_CAL_DELAY_2);
 149         I2C_WRITEREG_RTC(I2C_APLL, I2C_APLL_IR_CAL_DELAY, APLL_CAL_DELAY_3);
 150
 151         /* wait for calibration end */
 152         while (!(I2C_READREG_MASK_RTC(I2C_APLL, I2C_APLL_OR_CAL_END))) {
 153             /* use ets_delay_us so the RTC bus doesn't get flooded */
 154             ets_delay_us(1);
 155         }
 156     }
 157 }
 158
 159 void rtc_clk_slow_freq_set(rtc_slow_freq_t slow_freq)
 160 {
 161     REG_SET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ANA_CLK_RTC_SEL, slow_freq);
 162     ets_delay_us(DELAY_SLOW_CLK_SWITCH);
 163 }
 164
 165 rtc_slow_freq_t rtc_clk_slow_freq_get()
 166 {
 167     return REG_GET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_ANA_CLK_RTC_SEL);
 168 }
 169
 170
 171 void rtc_clk_fast_freq_set(rtc_fast_freq_t fast_freq)
 172 {
 173     REG_SET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_FAST_CLK_RTC_SEL, fast_freq);
 174     ets_delay_us(DELAY_FAST_CLK_SWITCH);
 175 }
 176
 177 rtc_fast_freq_t rtc_clk_fast_freq_get()
 178 {
 179     return REG_GET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_FAST_CLK_RTC_SEL);
 180 }
 181
 182 void rtc_clk_bbpll_set(rtc_xtal_freq_t xtal_freq, rtc_cpu_freq_t cpu_freq)
 183 {
 184     uint8_t div_ref;
 185     uint8_t div7_0;
 186     uint8_t div10_8;
 187     uint8_t lref;
 188     uint8_t dcur;
 189     uint8_t bw;
 190
 191     if (cpu_freq != RTC_CPU_FREQ_240M) {
 192         /* Configure 320M PLL */
 193         switch (xtal_freq) {
 194             case RTC_XTAL_FREQ_40M:
 195                 div_ref = 0;
 196                 div7_0 = 32;
 197                 div10_8 = 0;
 198                 lref = 0;
 199                 dcur = 6;
 200                 bw = 3;
 201                 break;
 202             case RTC_XTAL_FREQ_26M:
 203                 div_ref = 12;
 204                 div7_0 = 224;
 205                 div10_8 = 4;
 206                 lref = 1;
 207                 dcur = 0;
 208                 bw = 1;
 209                 break;
 210             case RTC_XTAL_FREQ_24M:
 211                 div_ref = 11;
 212                 div7_0 = 224;
 213                 div10_8 = 4;
 214                 lref = 1;
 215                 dcur = 0;
 216                 bw = 1;
 217                 break;
 218             default:
 219                 div_ref = 12;
 220                 div7_0 = 224;
 221                 div10_8 = 4;
 222                 lref = 0;
 223                 dcur = 0;
 224                 bw = 0;
 225                 break;
 226         }
 227         I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_ENDIV5, BBPLL_ENDIV5_VAL_320M);
 228         I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_BBADC_DSMP, BBPLL_BBADC_DSMP_VAL_320M);
 229     } else {
 230         /* Raise the voltage */
 231         REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_WAK, RTC_CNTL_DBIAS_1V25);
 232         ets_delay_us(DELAY_PLL_DBIAS_RAISE);
 233         /* Configure 480M PLL */
 234         switch (xtal_freq) {
 235             case RTC_XTAL_FREQ_40M:
 236                 div_ref = 0;
 237                 div7_0 = 28;
 238                 div10_8 = 0;
 239                 lref = 0;
 240                 dcur = 6;
 241                 bw = 3;
 242                 break;
 243             case RTC_XTAL_FREQ_26M:
 244                 div_ref = 12;
 245                 div7_0 = 144;
 246                 div10_8 = 4;
 247                 lref = 1;
 248                 dcur = 0;
 249                 bw = 1;
 250                 break;
 251             case RTC_XTAL_FREQ_24M:
 252                 div_ref = 11;
 253                 div7_0 = 144;
 254                 div10_8 = 4;
 255                 lref = 1;
 256                 dcur = 0;
 257                 bw = 1;
 258                 break;
 259             default:
 260                 div_ref = 12;
 261                 div7_0 = 224;
 262                 div10_8 = 4;
 263                 lref = 0;
 264                 dcur = 0;
 265                 bw = 0;
 266                 break;
 267         }
 268         I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_ENDIV5, BBPLL_ENDIV5_VAL_480M);
 269         I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_BBADC_DSMP, BBPLL_BBADC_DSMP_VAL_480M);
 270     }
 271
 272     uint8_t i2c_bbpll_lref  = (lref << 7) | (div10_8 << 4) | (div_ref);
 273     uint8_t i2c_bbpll_div_7_0 = div7_0;
 274     uint8_t i2c_bbpll_dcur = (bw << 6) | dcur;
 275     I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_OC_LREF, i2c_bbpll_lref);
 276     I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_OC_DIV_7_0, i2c_bbpll_div_7_0);
 277     I2C_WRITEREG_RTC(I2C_BBPLL, I2C_BBPLL_OC_DCUR, i2c_bbpll_dcur);
 278     ets_delay_us(DELAY_PLL_ENABLE);
 279 }
 280
 281 void rtc_clk_cpu_freq_set(rtc_cpu_freq_t cpu_freq)
 282 {
 283     rtc_xtal_freq_t xtal_freq = rtc_clk_xtal_freq_get();
 284     /* Switch CPU to XTAL frequency first */
 285     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_WAK, RTC_CNTL_DBIAS_1V10);
 286     REG_SET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_SOC_CLK_SEL, RTC_CNTL_SOC_CLK_SEL_XTL);
 287     REG_SET_FIELD(APB_CTRL_SYSCLK_CONF_REG, APB_CTRL_PRE_DIV_CNT, 0);
 288     ets_update_cpu_frequency(xtal_freq);
 289     ets_delay_us(DELAY_CPU_FREQ_SWITCH_TO_XTAL);
 290     REG_SET_FIELD(DPORT_CPU_PER_CONF_REG, DPORT_CPUPERIOD_SEL, 0);
 291     SET_PERI_REG_MASK(RTC_CNTL_OPTIONS0_REG,
 292             RTC_CNTL_BB_I2C_FORCE_PD | RTC_CNTL_BBPLL_FORCE_PD |
 293             RTC_CNTL_BBPLL_I2C_FORCE_PD);
 294     rtc_clk_apb_freq_update(xtal_freq * MHZ);
 295
 296     /* is APLL under force power down? */
 297     uint32_t apll_fpd = REG_GET_FIELD(RTC_CNTL_ANA_CONF_REG, RTC_CNTL_PLLA_FORCE_PD);
 298     if (apll_fpd) {
 299         /* then also power down the internal I2C bus */
 300         SET_PERI_REG_MASK(RTC_CNTL_OPTIONS0_REG, RTC_CNTL_BIAS_I2C_FORCE_PD);
 301     }
 302     /* now switch to the desired frequency */
 303     if (cpu_freq == RTC_CPU_FREQ_XTAL) {
 304         /* already at XTAL, nothing to do */
 305     } else if (cpu_freq == RTC_CPU_FREQ_2M) {
 306         /* set up divider to produce 2MHz from XTAL */
 307         REG_SET_FIELD(APB_CTRL_SYSCLK_CONF_REG, APB_CTRL_PRE_DIV_CNT, (xtal_freq / 2) - 1);
 308         ets_update_cpu_frequency(2);
 309         rtc_clk_apb_freq_update(2 * MHZ);
 310         /* lower the voltage */
 311         REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_DIG_DBIAS_WAK, RTC_CNTL_DBIAS_1V00);
 312     } else {
 313         /* use PLL as clock source */
 314         CLEAR_PERI_REG_MASK(RTC_CNTL_OPTIONS0_REG,
 315                 RTC_CNTL_BIAS_I2C_FORCE_PD | RTC_CNTL_BB_I2C_FORCE_PD |
 316                 RTC_CNTL_BBPLL_FORCE_PD | RTC_CNTL_BBPLL_I2C_FORCE_PD);
 317         rtc_clk_bbpll_set(xtal_freq, cpu_freq);
 318         if (cpu_freq == RTC_CPU_FREQ_80M) {
 319             REG_SET_FIELD(DPORT_CPU_PER_CONF_REG, DPORT_CPUPERIOD_SEL, 0);
 320             ets_update_cpu_frequency(80);
 321         } else if (cpu_freq == RTC_CPU_FREQ_160M) {
 322             REG_SET_FIELD(DPORT_CPU_PER_CONF_REG, DPORT_CPUPERIOD_SEL, 1);
 323             ets_update_cpu_frequency(160);
 324         } else if (cpu_freq == RTC_CPU_FREQ_240M) {
 325             REG_SET_FIELD(DPORT_CPU_PER_CONF_REG, DPORT_CPUPERIOD_SEL, 2);
 326             ets_update_cpu_frequency(240);
 327         }
 328         REG_SET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_SOC_CLK_SEL, RTC_CNTL_SOC_CLK_SEL_PLL);
 329         ets_delay_us(DELAY_CPU_FREQ_SWITCH_TO_PLL);
 330         rtc_clk_apb_freq_update(80 * MHZ);
 331     }
 332 }
 333
 334 rtc_cpu_freq_t rtc_clk_cpu_freq_get()
 335 {
 336     uint32_t soc_clk_sel = REG_GET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_SOC_CLK_SEL);
 337     switch (soc_clk_sel) {
 338         case RTC_CNTL_SOC_CLK_SEL_XTL: {
 339             uint32_t pre_div = REG_GET_FIELD(APB_CTRL_SYSCLK_CONF_REG, APB_CTRL_PRE_DIV_CNT);
 340             if (pre_div == 0) {
 341                 return RTC_CPU_FREQ_XTAL;
 342             } else if (pre_div == rtc_clk_xtal_freq_get() / 2 - 1) {
 343                 return RTC_CPU_FREQ_2M;
 344             } else {
 345                 assert(false && "unsupported frequency");
 346             }
 347             break;
 348         }
 349         case RTC_CNTL_SOC_CLK_SEL_PLL: {
 350             uint32_t cpuperiod_sel = REG_GET_FIELD(DPORT_CPU_PER_CONF_REG, DPORT_CPUPERIOD_SEL);
 351             if (cpuperiod_sel == 0) {
 352                 return RTC_CPU_FREQ_80M;
 353             } else if (cpuperiod_sel == 1) {
 354                 return RTC_CPU_FREQ_160M;
 355             } else if (cpuperiod_sel == 2) {
 356                 return RTC_CPU_FREQ_240M;
 357             } else {
 358                 assert(false && "unsupported frequency");
 359             }
 360             break;
 361         }
 362         case RTC_CNTL_SOC_CLK_SEL_APLL:
 363         case RTC_CNTL_SOC_CLK_SEL_8M:
 364         default:
 365             assert(false && "unsupported frequency");
 366     }
 367     return RTC_CNTL_SOC_CLK_SEL_XTL;
 368 }
 369
 370 uint32_t rtc_clk_cpu_freq_value(rtc_cpu_freq_t cpu_freq)
 371 {
 372     switch (cpu_freq) {
 373         case RTC_CPU_FREQ_XTAL:
 374             return ((uint32_t) rtc_clk_xtal_freq_get()) * MHZ;
 375         case RTC_CPU_FREQ_2M:
 376             return 2 * MHZ;
 377         case RTC_CPU_FREQ_80M:
 378             return 80 * MHZ;
 379         case RTC_CPU_FREQ_160M:
 380             return 160 * MHZ;
 381         case RTC_CPU_FREQ_240M:
 382             return 240 * MHZ;
 383         default:
 384             assert(false && "invalid rtc_cpu_freq_t value");
 385             return 0;
 386     }
 387 }
 388
 389 /* Values of RTC_XTAL_FREQ_REG and RTC_APB_FREQ_REG are stored as two copies in
 390  * lower and upper 16-bit halves. These are the routines to work with such a
 391  * representation.
 392  */
 393 static bool clk_val_is_valid(uint32_t val) {
 394     return (val & 0xffff) == ((val >> 16) & 0xffff) &&
 395             val != 0 &&
 396             val != UINT32_MAX;
 397 }
 398
 399 static uint32_t reg_val_to_clk_val(uint32_t val) {
 400     return val & UINT16_MAX;
 401 }
 402
 403 static uint32_t clk_val_to_reg_val(uint32_t val) {
 404     return (val & UINT16_MAX) | ((val & UINT16_MAX) << 16);
 405 }
 406
 407 rtc_xtal_freq_t rtc_clk_xtal_freq_get()
 408 {
 409     /* We may have already written XTAL value into RTC_XTAL_FREQ_REG */
 410     uint32_t xtal_freq_reg = READ_PERI_REG(RTC_XTAL_FREQ_REG);
 411     if (!clk_val_is_valid(xtal_freq_reg)) {
 412         SOC_LOGW(TAG, "invalid RTC_XTAL_FREQ_REG value: 0x%08x", xtal_freq_reg);
 413         return RTC_XTAL_FREQ_AUTO;
 414     }
 415     return reg_val_to_clk_val(xtal_freq_reg);
 416 }
 417
 418 void rtc_clk_xtal_freq_update(rtc_xtal_freq_t xtal_freq)
 419 {
 420     WRITE_PERI_REG(RTC_XTAL_FREQ_REG, clk_val_to_reg_val(xtal_freq));
 421 }
 422
 423 static rtc_xtal_freq_t rtc_clk_xtal_freq_estimate()
 424 {
 425     /* ROM startup code estimates XTAL frequency using an 8MD256 clock and stores
 426      * the value into RTC_APB_FREQ_REG. The value is in Hz, right shifted by 12.
 427      * Use this value to guess the real XTAL frequency.
 428      *
 429      * TODO: make this more robust by calibrating again after setting
 430      * RTC_CNTL_CK8M_DFREQ.
 431      */
 432     uint32_t apb_freq_reg = READ_PERI_REG(RTC_APB_FREQ_REG);
 433     if (!clk_val_is_valid(apb_freq_reg)) {
 434         SOC_LOGW(TAG, "invalid RTC_APB_FREQ_REG value: 0x%08x", apb_freq_reg);
 435         return RTC_XTAL_FREQ_AUTO;
 436     }
 437     uint32_t freq_mhz = (reg_val_to_clk_val(apb_freq_reg) << 12) / MHZ;
 438     /* Guess the XTAL type. For now, only 40 and 26MHz are supported.
 439      */
 440     switch (freq_mhz) {
 441         case 21 ... 31:
 442             return RTC_XTAL_FREQ_26M;
 443         case 32 ... 33:
 444             SOC_LOGW(TAG, "Potentially bogus XTAL frequency: %d MHz, guessing 26 MHz", freq_mhz);
 445             return RTC_XTAL_FREQ_26M;
 446         case 34 ... 35:
 447             SOC_LOGW(TAG, "Potentially bogus XTAL frequency: %d MHz, guessing 40 MHz", freq_mhz);
 448             return RTC_XTAL_FREQ_40M;
 449         case 36 ... 45:
 450             return RTC_XTAL_FREQ_40M;
 451         default:
 452             SOC_LOGW(TAG, "Bogus XTAL frequency: %d MHz", freq_mhz);
 453             return RTC_XTAL_FREQ_AUTO;
 454     }
 455 }
 456
 457 void rtc_clk_apb_freq_update(uint32_t apb_freq)
 458 {
 459     WRITE_PERI_REG(RTC_APB_FREQ_REG, clk_val_to_reg_val(apb_freq >> 12));
 460 }
 461
 462 uint32_t rtc_clk_apb_freq_get()
 463 {
 464     return reg_val_to_clk_val(READ_PERI_REG(RTC_APB_FREQ_REG)) << 12;
 465 }
 466
 467
 468 void rtc_clk_init(rtc_clk_config_t cfg)
 469 {
 470     /* Set tuning parameters for 8M and 150k clocks.
 471      * Note: this doesn't attempt to set the clocks to precise frequencies.
 472      * Instead, we calibrate these clocks against XTAL frequency later, when necessary.
 473      * - SCK_DCAP value controls tuning of 150k clock.
 474      *   The higher the value of DCAP is, the lower is the frequency.
 475      * - CK8M_DFREQ value controls tuning of 8M clock.
 476      *   CLK_8M_DFREQ constant gives the best temperature characteristics.
 477      */
 478     REG_SET_FIELD(RTC_CNTL_REG, RTC_CNTL_SCK_DCAP, cfg.slow_clk_dcap);
 479     REG_SET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_CK8M_DFREQ, cfg.clk_8m_dfreq);
 480
 481     /* Configure 8M clock division */
 482     REG_SET_FIELD(RTC_CNTL_CLK_CONF_REG, RTC_CNTL_CK8M_DIV_SEL, cfg.clk_8m_div);
 483
 484     /* Enable the internal bus used to configure PLLs */
 485     SET_PERI_REG_BITS(ANA_CONFIG_REG, ANA_CONFIG_M, ANA_CONFIG_M, ANA_CONFIG_S);
 486     CLEAR_PERI_REG_MASK(ANA_CONFIG_REG, I2C_APLL_M | I2C_BBPLL_M);
 487
 488     /* Estimate XTAL frequency if requested */
 489     rtc_xtal_freq_t xtal_freq = cfg.xtal_freq;
 490     if (xtal_freq == RTC_XTAL_FREQ_AUTO) {
 491         if (clk_val_is_valid(READ_PERI_REG(RTC_XTAL_FREQ_REG))) {
 492             /* XTAL frequency has already been set, use existing value */
 493             xtal_freq = rtc_clk_xtal_freq_get();
 494         } else {
 495             /* Not set yet, estimate XTAL frequency based on RTC_FAST_CLK */
 496             xtal_freq = rtc_clk_xtal_freq_estimate();
 497             if (xtal_freq == RTC_XTAL_FREQ_AUTO) {
 498                 SOC_LOGW(TAG, "Can't estimate XTAL frequency, assuming 26MHz");
 499                 xtal_freq = RTC_XTAL_FREQ_26M;
 500             }
 501         }
 502     }
 503     rtc_clk_xtal_freq_update(xtal_freq);
 504     rtc_clk_apb_freq_update(xtal_freq * MHZ);
 505     /* Set CPU frequency */
 506     rtc_clk_cpu_freq_set(cfg.cpu_freq);
 507
 508     /* Slow & fast clocks setup */
 509     if (cfg.slow_freq == RTC_SLOW_FREQ_32K_XTAL) {
 510         rtc_clk_32k_enable(false);
 511     }
 512     if (cfg.fast_freq == RTC_FAST_FREQ_8M) {
 513         bool need_8md256 = cfg.slow_freq == RTC_SLOW_FREQ_8MD256;
 514         rtc_clk_8m_enable(true, need_8md256);
 515     }
 516     rtc_clk_fast_freq_set(cfg.fast_freq);
 517     rtc_clk_slow_freq_set(cfg.slow_freq);
 518 }
 519
 520 /* Name used in libphy.a:phy_chip_v7.o
 521  * TODO: update the library to use rtc_clk_xtal_freq_get
 522  */
 523 rtc_xtal_freq_t rtc_get_xtal() __attribute__((alias("rtc_clk_xtal_freq_get")));
 524
 525
 526 /* Referenced in librtc.a:rtc.o.
 527  * TODO: remove
 528  */
 529 void rtc_uart_div_modify(int latch)
 530 {
 531
 532 }
 533
 534 /* Referenced in librtc.a:rtc.o.
 535  * TODO: remove
 536  */
 537 void rtc_uart_tx_wait_idle(int uart)
 538 {
 539
 540 }