granicus.if.org Git - esp-idf/blob - components/esp32/spiram.c

   1 /*
   2 Abstraction layer for spi-ram. For now, it's no more than a stub for the spiram_psram functions, but if
   3 we add more types of external RAM memory, this can be made into a more intelligent dispatcher.
   4 */
   5
   6 // Copyright 2015-2017 Espressif Systems (Shanghai) PTE LTD
   7 //
   8 // Licensed under the Apache License, Version 2.0 (the "License");
   9 // you may not use this file except in compliance with the License.
  10 // You may obtain a copy of the License at
  11 //
  12 //     http://www.apache.org/licenses/LICENSE-2.0
  13 //
  14 // Unless required by applicable law or agreed to in writing, software
  15 // distributed under the License is distributed on an "AS IS" BASIS,
  16 // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  17 // See the License for the specific language governing permissions and
  18 // limitations under the License.
  19
  20 #include <stdint.h>
  21 #include <string.h>
  22
  23 #include "sdkconfig.h"
  24 #include "esp_attr.h"
  25 #include "esp_err.h"
  26 #include "spiram_psram.h"
  27 #include "esp_log.h"
  28 #include "freertos/FreeRTOS.h"
  29 #include "freertos/xtensa_api.h"
  30 #include "soc/soc.h"
  31 #include "esp_heap_caps_init.h"
  32 #include "soc/soc_memory_layout.h"
  33 #include "soc/dport_reg.h"
  34 #include "rom/cache.h"
  35
  36 #if CONFIG_FREERTOS_UNICORE
  37 #define PSRAM_MODE PSRAM_VADDR_MODE_NORMAL
  38 #else
  39 #if CONFIG_MEMMAP_SPIRAM_CACHE_EVENODD
  40 #define PSRAM_MODE PSRAM_VADDR_MODE_EVENODD
  41 #else
  42 #define PSRAM_MODE PSRAM_VADDR_MODE_LOWHIGH
  43 #endif
  44 #endif
  45
  46 #if CONFIG_SPIRAM_SUPPORT
  47
  48 static const char* TAG = "spiram";
  49
  50 #if CONFIG_SPIRAM_SPEED_40M && CONFIG_ESPTOOLPY_FLASHFREQ_40M
  51 #define PSRAM_SPEED PSRAM_CACHE_F40M_S40M
  52 #elif CONFIG_SPIRAM_SPEED_40M && CONFIG_ESPTOOLPY_FLASHFREQ_80M
  53 #define PSRAM_SPEED PSRAM_CACHE_F80M_S40M
  54 #elif CONFIG_SPIRAM_SPEED_80M && CONFIG_ESPTOOLPY_FLASHFREQ_80M
  55 #define PSRAM_SPEED PSRAM_CACHE_F80M_S80M
  56 #else
  57 #error "FLASH speed can only be equal to or higher than SRAM speed while SRAM is enabled!"
  58 #endif
  59
  60
  61 static bool spiram_inited=false;
  62
  63
  64 /*
  65  Simple RAM test. Writes a word every 32 bytes. Takes about a second to complete for 4MiB. Returns
  66  true when RAM seems OK, false when test fails. WARNING: Do not run this before the 2nd cpu has been
  67  initialized (in a two-core system) or after the heap allocator has taken ownership of the memory.
  68 */
  69 bool esp_spiram_test()
  70 {
  71     volatile int *spiram=(volatile int*)SOC_EXTRAM_DATA_LOW;
  72     size_t p;
  73     size_t s=CONFIG_SPIRAM_SIZE;
  74     int errct=0;
  75     int initial_err=-1;
  76     for (p=0; p<(s/sizeof(int)); p+=8) {
  77         spiram[p]=p^0xAAAAAAAA;
  78     }
  79     for (p=0; p<(s/sizeof(int)); p+=8) {
  80         if (spiram[p]!=(p^0xAAAAAAAA)) {
  81             errct++;
  82             if (errct==1) initial_err=p*4;
  83         }
  84     }
  85     if (errct) {
  86         ESP_EARLY_LOGE(TAG, "SPI SRAM memory test fail. %d/%d writes failed, first @ %X\n", errct, s/32, initial_err+SOC_EXTRAM_DATA_LOW);
  87         return false;
  88     } else {
  89         ESP_EARLY_LOGI(TAG, "SPI SRAM memory test OK");
  90         return true;
  91     }
  92 }
  93
  94
  95
  96 esp_err_t esp_spiram_init()
  97 {
  98     //Enable external RAM in MMU
  99     cache_sram_mmu_set( 0, 0, SOC_EXTRAM_DATA_LOW, 0, 32, 128 );
 100     //Flush and enable icache for APP CPU
 101 #if !CONFIG_FREERTOS_UNICORE
 102     DPORT_CLEAR_PERI_REG_MASK(DPORT_APP_CACHE_CTRL1_REG, DPORT_APP_CACHE_MASK_DRAM1);
 103     cache_sram_mmu_set( 1, 0, SOC_EXTRAM_DATA_LOW, 0, 32, 128 );
 104 #endif
 105
 106     esp_err_t r;
 107     r = psram_enable(PSRAM_SPEED, PSRAM_MODE);
 108     if (r != ESP_OK) {
 109         ESP_EARLY_LOGE(TAG, "SPI RAM enabled but initialization failed. Bailing out.");
 110         return r;
 111     }
 112
 113     ESP_EARLY_LOGI(TAG, "SPI RAM mode: %s", PSRAM_SPEED == PSRAM_CACHE_F40M_S40M ? "flash 40m sram 40m" : \
 114                                           PSRAM_SPEED == PSRAM_CACHE_F80M_S40M ? "flash 80m sram 40m" : \
 115                                           PSRAM_SPEED == PSRAM_CACHE_F80M_S80M ? "flash 80m sram 80m" : "ERROR");
 116     ESP_EARLY_LOGI(TAG, "PSRAM initialized, cache is in %s mode.", \
 117                                           (PSRAM_MODE==PSRAM_VADDR_MODE_EVENODD)?"even/odd (2-core)": \
 118                                           (PSRAM_MODE==PSRAM_VADDR_MODE_LOWHIGH)?"low/high (2-core)": \
 119                                           (PSRAM_MODE==PSRAM_VADDR_MODE_NORMAL)?"normal (1-core)":"ERROR");
 120     spiram_inited=true;
 121     return ESP_OK;
 122 }
 123
 124
 125 esp_err_t esp_spiram_add_to_heapalloc()
 126 {
 127     ESP_EARLY_LOGI(TAG, "Adding pool of %dK of external SPI memory to heap allocator", CONFIG_SPIRAM_SIZE/1024);
 128     //Add entire external RAM region to heap allocator. Heap allocator knows the capabilities of this type of memory, so there's
 129     //no need to explicitly specify them.
 130     return heap_caps_add_region((intptr_t)SOC_EXTRAM_DATA_LOW, (intptr_t)SOC_EXTRAM_DATA_LOW + CONFIG_SPIRAM_SIZE-1);
 131 }
 132
 133
 134 static uint8_t *dma_heap;
 135
 136 esp_err_t esp_spiram_reserve_dma_pool(size_t size) {
 137     if (size==0) return ESP_OK; //no-op
 138     ESP_EARLY_LOGI(TAG, "Reserving pool of %dK of internal memory for DMA/internal allocations", size/1024);
 139     dma_heap=heap_caps_malloc(size, MALLOC_CAP_DMA|MALLOC_CAP_INTERNAL);
 140     if (!dma_heap) return ESP_ERR_NO_MEM;
 141     uint32_t caps[]={MALLOC_CAP_DMA|MALLOC_CAP_INTERNAL, 0, MALLOC_CAP_8BIT|MALLOC_CAP_32BIT};
 142     return heap_caps_add_region_with_caps(caps, dma_heap, dma_heap+size-1);
 143 }
 144
 145 size_t esp_spiram_get_size()
 146 {
 147     return CONFIG_SPIRAM_SIZE;
 148 }
 149
 150 /*
 151  Before flushing the cache, if psram is enabled as a memory-mapped thing, we need to write back the data in the cache to the psram first,
 152  otherwise it will get lost. For now, we just read 64/128K of random PSRAM memory to do this.
 153 */
 154 void IRAM_ATTR esp_spiram_writeback_cache()
 155 {
 156     int x;
 157     volatile int i=0;
 158     volatile uint8_t *psram=(volatile uint8_t*)SOC_EXTRAM_DATA_LOW;
 159     int cache_was_disabled=0;
 160
 161     if (!spiram_inited) return;
 162
 163     //We need cache enabled for this to work. Re-enable it if needed; make sure we
 164     //disable it again on exit as well.
 165     if (DPORT_REG_GET_BIT(DPORT_PRO_CACHE_CTRL_REG, DPORT_PRO_CACHE_ENABLE)==0) {
 166         cache_was_disabled|=(1<<0);
 167         DPORT_SET_PERI_REG_BITS(DPORT_PRO_CACHE_CTRL_REG, 1, 1, DPORT_PRO_CACHE_ENABLE_S);
 168     }
 169 #ifndef CONFIG_FREERTOS_UNICORE
 170     if (DPORT_REG_GET_BIT(DPORT_APP_CACHE_CTRL_REG, DPORT_APP_CACHE_ENABLE)==0) {
 171         cache_was_disabled|=(1<<1);
 172         DPORT_SET_PERI_REG_BITS(DPORT_APP_CACHE_CTRL_REG, 1, 1, DPORT_APP_CACHE_ENABLE_S);
 173     }
 174 #endif
 175
 176 #if CONFIG_FREERTOS_UNICORE
 177     for (x=0; x<1024*64; x+=32) {
 178         i+=psram[x];
 179     }
 180 #else
 181     /*
 182     Note: this assumes the amount of external RAM is >2M. If it is 2M or less, what this code does is undefined. If
 183     we ever support external RAM chips of 2M or smaller, this may need adjusting.
 184     */
 185     for (x=0; x<1024*64; x+=32) {
 186         i+=psram[x];
 187         i+=psram[x+(1024*1024*2)+(1024*64)]; //address picked to also clear cache of app cpu in low/high mode
 188     }
 189 #endif
 190
 191     if (cache_was_disabled&(1<<0)) {
 192         while (DPORT_GET_PERI_REG_BITS2(DPORT_PRO_DCACHE_DBUG0_REG, DPORT_PRO_CACHE_STATE, DPORT_PRO_CACHE_STATE_S) != 1) ;
 193         DPORT_SET_PERI_REG_BITS(DPORT_PRO_CACHE_CTRL_REG, 1, 0, DPORT_PRO_CACHE_ENABLE_S);
 194     }
 195 #ifndef CONFIG_FREERTOS_UNICORE
 196     if (cache_was_disabled&(1<<1)) {
 197         while (DPORT_GET_PERI_REG_BITS2(DPORT_APP_DCACHE_DBUG0_REG, DPORT_APP_CACHE_STATE, DPORT_APP_CACHE_STATE_S) != 1);
 198         DPORT_SET_PERI_REG_BITS(DPORT_APP_CACHE_CTRL_REG, 1, 0, DPORT_APP_CACHE_ENABLE_S);
 199     }
 200 #endif
 201 }
 202
 203
 204
 205 #endif