granicus.if.org Git - esp-idf/blob - components/esp32/spiram.c

   1 /*
   2 Abstraction layer for spi-ram. For now, it's no more than a stub for the spiram_psram functions, but if
   3 we add more types of external RAM memory, this can be made into a more intelligent dispatcher.
   4 */
   5
   6 // Copyright 2015-2017 Espressif Systems (Shanghai) PTE LTD
   7 //
   8 // Licensed under the Apache License, Version 2.0 (the "License");
   9 // you may not use this file except in compliance with the License.
  10 // You may obtain a copy of the License at
  11 //
  12 //     http://www.apache.org/licenses/LICENSE-2.0
  13 //
  14 // Unless required by applicable law or agreed to in writing, software
  15 // distributed under the License is distributed on an "AS IS" BASIS,
  16 // WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  17 // See the License for the specific language governing permissions and
  18 // limitations under the License.
  19
  20 #include <stdint.h>
  21 #include <string.h>
  22 #include <sys/param.h>
  23
  24 #include "sdkconfig.h"
  25 #include "esp_attr.h"
  26 #include "esp_err.h"
  27 #include "spiram_psram.h"
  28 #include "esp_log.h"
  29 #include "freertos/FreeRTOS.h"
  30 #include "freertos/xtensa_api.h"
  31 #include "soc/soc.h"
  32 #include "esp_heap_caps_init.h"
  33 #include "soc/soc_memory_layout.h"
  34 #include "soc/dport_reg.h"
  35 #include "rom/cache.h"
  36
  37 #if CONFIG_FREERTOS_UNICORE
  38 #define PSRAM_MODE PSRAM_VADDR_MODE_NORMAL
  39 #else
  40 #if CONFIG_MEMMAP_SPIRAM_CACHE_EVENODD
  41 #define PSRAM_MODE PSRAM_VADDR_MODE_EVENODD
  42 #else
  43 #define PSRAM_MODE PSRAM_VADDR_MODE_LOWHIGH
  44 #endif
  45 #endif
  46
  47 #if CONFIG_SPIRAM_SUPPORT
  48
  49 static const char* TAG = "spiram";
  50
  51 #if CONFIG_SPIRAM_SPEED_40M && CONFIG_ESPTOOLPY_FLASHFREQ_40M
  52 #define PSRAM_SPEED PSRAM_CACHE_F40M_S40M
  53 #elif CONFIG_SPIRAM_SPEED_40M && CONFIG_ESPTOOLPY_FLASHFREQ_80M
  54 #define PSRAM_SPEED PSRAM_CACHE_F80M_S40M
  55 #elif CONFIG_SPIRAM_SPEED_80M && CONFIG_ESPTOOLPY_FLASHFREQ_80M
  56 #define PSRAM_SPEED PSRAM_CACHE_F80M_S80M
  57 #else
  58 #error "FLASH speed can only be equal to or higher than SRAM speed while SRAM is enabled!"
  59 #endif
  60
  61
  62 static bool spiram_inited=false;
  63
  64
  65 /*
  66  Simple RAM test. Writes a word every 32 bytes. Takes about a second to complete for 4MiB. Returns
  67  true when RAM seems OK, false when test fails. WARNING: Do not run this before the 2nd cpu has been
  68  initialized (in a two-core system) or after the heap allocator has taken ownership of the memory.
  69 */
  70 bool esp_spiram_test()
  71 {
  72     volatile int *spiram=(volatile int*)SOC_EXTRAM_DATA_LOW;
  73     size_t p;
  74     size_t s=CONFIG_SPIRAM_SIZE;
  75     int errct=0;
  76     int initial_err=-1;
  77     for (p=0; p<(s/sizeof(int)); p+=8) {
  78         spiram[p]=p^0xAAAAAAAA;
  79     }
  80     for (p=0; p<(s/sizeof(int)); p+=8) {
  81         if (spiram[p]!=(p^0xAAAAAAAA)) {
  82             errct++;
  83             if (errct==1) initial_err=p*4;
  84         }
  85     }
  86     if (errct) {
  87         ESP_EARLY_LOGE(TAG, "SPI SRAM memory test fail. %d/%d writes failed, first @ %X\n", errct, s/32, initial_err+SOC_EXTRAM_DATA_LOW);
  88         return false;
  89     } else {
  90         ESP_EARLY_LOGI(TAG, "SPI SRAM memory test OK");
  91         return true;
  92     }
  93 }
  94
  95 void IRAM_ATTR esp_spiram_init_cache()
  96 {
  97     //Enable external RAM in MMU
  98     cache_sram_mmu_set( 0, 0, SOC_EXTRAM_DATA_LOW, 0, 32, 128 );
  99     //Flush and enable icache for APP CPU
 100 #if !CONFIG_FREERTOS_UNICORE
 101     DPORT_CLEAR_PERI_REG_MASK(DPORT_APP_CACHE_CTRL1_REG, DPORT_APP_CACHE_MASK_DRAM1);
 102     cache_sram_mmu_set( 1, 0, SOC_EXTRAM_DATA_LOW, 0, 32, 128 );
 103 #endif
 104 }
 105
 106
 107 esp_err_t esp_spiram_init()
 108 {
 109     esp_err_t r;
 110     r = psram_enable(PSRAM_SPEED, PSRAM_MODE);
 111     if (r != ESP_OK) {
 112 #if CONFIG_SPIRAM_IGNORE_NOTFOUND
 113         ESP_EARLY_LOGE(TAG, "SPI RAM enabled but initialization failed. Bailing out.");
 114 #endif
 115         return r;
 116     }
 117
 118     ESP_EARLY_LOGI(TAG, "SPI RAM mode: %s", PSRAM_SPEED == PSRAM_CACHE_F40M_S40M ? "flash 40m sram 40m" : \
 119                                           PSRAM_SPEED == PSRAM_CACHE_F80M_S40M ? "flash 80m sram 40m" : \
 120                                           PSRAM_SPEED == PSRAM_CACHE_F80M_S80M ? "flash 80m sram 80m" : "ERROR");
 121     ESP_EARLY_LOGI(TAG, "PSRAM initialized, cache is in %s mode.", \
 122                                           (PSRAM_MODE==PSRAM_VADDR_MODE_EVENODD)?"even/odd (2-core)": \
 123                                           (PSRAM_MODE==PSRAM_VADDR_MODE_LOWHIGH)?"low/high (2-core)": \
 124                                           (PSRAM_MODE==PSRAM_VADDR_MODE_NORMAL)?"normal (1-core)":"ERROR");
 125     spiram_inited=true;
 126     return ESP_OK;
 127 }
 128
 129
 130 esp_err_t esp_spiram_add_to_heapalloc()
 131 {
 132     ESP_EARLY_LOGI(TAG, "Adding pool of %dK of external SPI memory to heap allocator", CONFIG_SPIRAM_SIZE/1024);
 133     //Add entire external RAM region to heap allocator. Heap allocator knows the capabilities of this type of memory, so there's
 134     //no need to explicitly specify them.
 135     return heap_caps_add_region((intptr_t)SOC_EXTRAM_DATA_LOW, (intptr_t)SOC_EXTRAM_DATA_LOW + CONFIG_SPIRAM_SIZE-1);
 136 }
 137
 138
 139 static uint8_t *dma_heap;
 140
 141 esp_err_t esp_spiram_reserve_dma_pool(size_t size) {
 142     ESP_EARLY_LOGI(TAG, "Reserving pool of %dK of internal memory for DMA/internal allocations", size/1024);
 143     /* Pool may be allocated in multiple non-contiguous chunks, depending on available RAM */
 144     while (size > 0) {
 145         size_t next_size = heap_caps_get_largest_free_block(MALLOC_CAP_DMA|MALLOC_CAP_INTERNAL);
 146         next_size = MIN(next_size, size);
 147
 148         ESP_EARLY_LOGD(TAG, "Allocating block of size %d bytes", next_size);
 149         dma_heap = heap_caps_malloc(next_size, MALLOC_CAP_DMA|MALLOC_CAP_INTERNAL);
 150         if (!dma_heap || next_size == 0) {
 151             return ESP_ERR_NO_MEM;
 152         }
 153
 154         uint32_t caps[] = { MALLOC_CAP_DMA|MALLOC_CAP_INTERNAL, 0, MALLOC_CAP_8BIT|MALLOC_CAP_32BIT };
 155         esp_err_t e = heap_caps_add_region_with_caps(caps, (intptr_t) dma_heap, (intptr_t) dma_heap+next_size-1);
 156         if (e != ESP_OK) {
 157             return e;
 158         }
 159         size -= next_size;
 160     }
 161     return ESP_OK;
 162 }
 163
 164 size_t esp_spiram_get_size()
 165 {
 166     return CONFIG_SPIRAM_SIZE;
 167 }
 168
 169 /*
 170  Before flushing the cache, if psram is enabled as a memory-mapped thing, we need to write back the data in the cache to the psram first,
 171  otherwise it will get lost. For now, we just read 64/128K of random PSRAM memory to do this.
 172 */
 173 void IRAM_ATTR esp_spiram_writeback_cache()
 174 {
 175     int x;
 176     volatile int i=0;
 177     volatile uint8_t *psram=(volatile uint8_t*)SOC_EXTRAM_DATA_LOW;
 178     int cache_was_disabled=0;
 179
 180     if (!spiram_inited) return;
 181
 182     //We need cache enabled for this to work. Re-enable it if needed; make sure we
 183     //disable it again on exit as well.
 184     if (DPORT_REG_GET_BIT(DPORT_PRO_CACHE_CTRL_REG, DPORT_PRO_CACHE_ENABLE)==0) {
 185         cache_was_disabled|=(1<<0);
 186         DPORT_SET_PERI_REG_BITS(DPORT_PRO_CACHE_CTRL_REG, 1, 1, DPORT_PRO_CACHE_ENABLE_S);
 187     }
 188 #ifndef CONFIG_FREERTOS_UNICORE
 189     if (DPORT_REG_GET_BIT(DPORT_APP_CACHE_CTRL_REG, DPORT_APP_CACHE_ENABLE)==0) {
 190         cache_was_disabled|=(1<<1);
 191         DPORT_SET_PERI_REG_BITS(DPORT_APP_CACHE_CTRL_REG, 1, 1, DPORT_APP_CACHE_ENABLE_S);
 192     }
 193 #endif
 194
 195 #if CONFIG_FREERTOS_UNICORE
 196     for (x=0; x<1024*64; x+=32) {
 197         i+=psram[x];
 198     }
 199 #else
 200     /*
 201     Note: this assumes the amount of external RAM is >2M. If it is 2M or less, what this code does is undefined. If
 202     we ever support external RAM chips of 2M or smaller, this may need adjusting.
 203     */
 204     for (x=0; x<1024*64; x+=32) {
 205         i+=psram[x];
 206         i+=psram[x+(1024*1024*2)+(1024*64)]; //address picked to also clear cache of app cpu in low/high mode
 207     }
 208 #endif
 209
 210     if (cache_was_disabled&(1<<0)) {
 211         while (DPORT_GET_PERI_REG_BITS2(DPORT_PRO_DCACHE_DBUG0_REG, DPORT_PRO_CACHE_STATE, DPORT_PRO_CACHE_STATE_S) != 1) ;
 212         DPORT_SET_PERI_REG_BITS(DPORT_PRO_CACHE_CTRL_REG, 1, 0, DPORT_PRO_CACHE_ENABLE_S);
 213     }
 214 #ifndef CONFIG_FREERTOS_UNICORE
 215     if (cache_was_disabled&(1<<1)) {
 216         while (DPORT_GET_PERI_REG_BITS2(DPORT_APP_DCACHE_DBUG0_REG, DPORT_APP_CACHE_STATE, DPORT_APP_CACHE_STATE_S) != 1);
 217         DPORT_SET_PERI_REG_BITS(DPORT_APP_CACHE_CTRL_REG, 1, 0, DPORT_APP_CACHE_ENABLE_S);
 218     }
 219 #endif
 220 }
 221
 222
 223
 224 #endif